"인텔 18A"
뉴스
시놉시스 임베디드 메모리 IP, 인텔 18A서 PPA 개선 입증
임베디드 메모리가 AI 및 HPC SoC에서 전체 다이 면적의 절반 이상을 차지하며 대역폭, 지연시간, 에너지 효율을 제약하는 요인으로 지목됐다. 시놉시스는 게이트올어라운드(GAA) 소자와 후면전력공급망(BSPDN) 기술로의 전환에 맞춰 임베디드 메모리 IP를 디바이스 인식 아키텍처, 전력 최적화 설계, 구성 가능한 컴파일러로 대응한다고 밝혔다. 백서는 인텔 18A 공정에서 제작한 SRAM 및 레지스터 파일 테스트칩의 실리콘 결과를 제시했으며, 밀도는 5~10% 개선됐고 등전력(ISO-power) 성능은 최대 약 4% 향상됐다고 설명했다. 인텔의 리본펫(RibbonFET)과 파워비아(PowerVia) 기술이 PPA 개선과 첨단 공정 통합 리스크 감소에 기여한다고 덧붙였다.
AI 데이터센터 전력전달 백서, 인텔 18A PowerVia 사례 소개
반도체 업계 매체 Semiconductor Engineering이 AI·HPC 워크로드 확산에 따른 전력전달 문제를 다룬 백서를 소개했다. 백서는 전류밀도 한계, 배선 혼잡, 멀티칩 아키텍처 복잡성 등을 지적하며 가속기·랙·데이터센터 단위로 전력전달 요구사항이 어떻게 변화하는지 살펴본다. 인텔 파운드리의 18A 공정 백사이드 전력전달(PowerVia)과 실리콘 커패시터 기술, 그리고 패키지 내에서 부하 지점에 더 가깝게 전력 변환을 배치하는 통합전압레귤레이터(IVR) 기술을 사례로 제시했다. 백서는 단일 해법을 제시하기보다 시스템 요구사항과 아키텍처 트레이드오프에 따라 선택할 수 있는 다양한 접근법을 소개한다고 밝혔다.
인텔 18A-P, 기존 설계룰 유지한 채 전력·성능 강화
인텔 파운드리는 2026 IEEE/JSAP VLSI 심포지엄에서 Intel 18A의 성능 강화 버전인 Intel 18A-P를 공개했다. 새로운 RibbonFET 디바이스 옵션과 트랜지스터·인터커넥트 개선, 설계기술 공동최적화(DTCO)를 통해 동일 전력에서 성능을 높이거나 동일 성능에서 전력을 낮췄다고 밝혔다. 고성능용 W3P(Power Boost) 디바이스는 PowerVia 후면 전력공급을 활용한 이중 콘택 구조로 저항을 낮추고 구동전류를 높였으며, 저전력용 W1·W1.5 디바이스도 함께 도입됐다. 인텔은 18A-P가 기존 18A와 동일한 SRAM 셀 설계와 디자인룰 호환성을 유지해 고객이 기존 설계 인프라를 그대로 활용할 수 있다고 설명했다.
