패키징·후공정인텔 EMIB·Foveros 로드맵, 차세대 대형 SiP 패키징 청사진
인텔이 자사의 2.5D·3D 어드밴스드 패키징 기술인 EMIB와 Foveros의 로드맵을 공개했다. EMIB는 범프 피치를 55µm에서 45µm로 줄였고, 로드맵상 36µm와 25µm까지 추가 축소할 계획이다. EMIB-M은 MIM 커패시터로 전력 전달을 개선했고, 후속 EMIB-T는 관통실리콘비아(TSV)를 브리지에 추가해 전력을 수직으로 전달한다. 인텔은 궁극적으로 유리 코어 기판을 적용한 EMIB로 12개 레티클 크기의 시스템인패키지(SiP)와 24개 이상의 HBM 스택을 지원하는 것을 목표로 하고 있다.
Tom's Hardware영문 원문