"사이드채널"
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칩 보안 검증, RTL부터 트로이목마·사이드채널 위협 차단
Semiconductor Engineering은 반도체 보안을 기능안전과 별개의 과제로 다루며, 설계 단계부터 양산·필드 배치까지 전 생애주기에서 발생할 수 있는 위협을 짚었다. 설계 단계의 하드웨어 트로이목마 삽입, 제조 단계의 웨이퍼 프로빙을 통한 역설계 노출, 필드 단계의 사이드채널 누설과 레이저·전자기파·전원 글리칭을 통한 결함 주입 등이 거론됐다. 이를 막기 위해 보안 요구사항 정의, 검증된 보안 IP 활용, 정적·정형·시뮬레이션 기법을 결합한 검증, 레이아웃·등가성 검사·정적 타이밍 분석을 포함한 구현 단계까지 EDA 도구가 전 과정에 걸쳐 필요하다고 설명했다. 설계팀과 검증팀이 함께 보안 검증 계획을 세워 개인정보를 담은 레지스터나 보안 블록 접근점 등 취약 지점을 식별하는 절차도 소개됐다.
CEGAR-T, RTL 사이드채널 검증 taint 오버헤드 절감
프린스턴대, MIT CSAIL, EPFL 연구진이 RTL 시뮬레이션 단계에서 기밀성·무결성 등 보안 속성을 테스트하기 위한 taint 로직 자동 삽입 기법을 다룬 논문을 공개했다. 기존 CellIFT 방식은 정밀하지만 셀 수와 시뮬레이션 시간을 크게 늘려 실용성이 떨어지는데, 논문은 오탐 없이 오버헤드를 줄이는 프레임워크 CEGAR-T를 제시한다. 연구진은 오픈소스 RISC-V 코어들의 타이밍 사이드채널 보안 문제에 CEGAR-T를 적용해 계측·시뮬레이션 오버헤드를 CellIFT 대비 크게 낮췄다고 밝혔다. 논문은 2026년 9월 arXiv에 게재됐다.
포렌식팀, 사이드채널·결함주입으로 보안칩 우회
Semiconductor Engineering 기고에서 Keysight 저자들은 보안 부팅, 시큐어 엘리먼트, TEE, 암호화 저장소 등 하드웨어 기반 보호 장치가 디지털 포렌식 조사에서 데이터 접근을 막는 장벽이 되고 있다고 설명했다. 저자들은 소프트웨어 기반 추출만으로는 한계가 있어 포렌식팀이 사이드채널 분석(SCA)과 결함 주입(FI) 같은 하드웨어 보안 테스트 기법을 활용해야 한다고 밝혔다. SCA는 전력, EM 방사, 시간, 빛 등 물리적 신호를 측정해 내부 동작 정보를 얻는 방식이며, FI는 전압 글리치 등 제어된 교란을 가해 비밀번호 없이 보안 기능을 우회하는 데 쓰인다. Keysight는 포렌식 연구소에 관련 테스트 장비와 교육을 지원한다고 설명했으며, 조직이 내부에 이런 역량을 구축할지 판단하기 위한 질문 목록도 제시했다.
