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CEGAR-T, RTL 사이드채널 검증 taint 오버헤드 절감

Semiconductor Engineering2026-09-111분 읽기영문 원문

분야 자료 사진 — GPU 다이 사진 · Fritzchens Fritz · CC0 (기사 원문의 사진이 아닙니다)

프린스턴대, MIT CSAIL, EPFL 연구진이 RTL 시뮬레이션 단계에서 기밀성·무결성 등 보안 속성을 테스트하기 위한 taint 로직 자동 삽입 기법을 다룬 논문을 공개했다. 기존 CellIFT 방식은 정밀하지만 셀 수와 시뮬레이션 시간을 크게 늘려 실용성이 떨어지는데, 논문은 오탐 없이 오버헤드를 줄이는 프레임워크 CEGAR-T를 제시한다. 연구진은 오픈소스 RISC-V 코어들의 타이밍 사이드채널 보안 문제에 CEGAR-T를 적용해 계측·시뮬레이션 오버헤드를 CellIFT 대비 크게 낮췄다고 밝혔다. 논문은 2026년 9월 arXiv에 게재됐다.

이 글에 나온 것

#보안검증 #RTL시뮬레이션 #RISC-V #정보흐름추적 #프리실리콘

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「HW Information-Flow Tracking for Pre-Silicon Security Testing (Princeton, MIT, EPFL)」

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SK하이닉스 대 모노리식3D, 특허 재심사로 ITC 공세 방어

SK하이닉스가 특허관리전문기업(NPE) 모노리식3D가 보유한 특허 8건에 대해 미국 특허청에 결정계 재심사(EPR)를 청구했다. 모노리식3D는 ITC에 SK하이닉스를 상대로 특허침해조사 2건을 신청했으며 여기에 사용된 특허는 총 13건인데, 이 중 8건에 재심사가 청구된 상태다. 첫 번째 조사에 사용된 특허 8건 중 7건은 이미 재심사 명령이 나왔고, 두 번째 조사에 사용된 특허 중 1건(US12,564,006)도 재심사 대상에 새로 포함됐다. 모노리식3D는 SK하이닉스가 낸드와 D램 관련 특허를 침해했다고 주장하고 있으며, 첫 번째 ITC 조사 1차 결론은 2027년 4월, 두 번째 조사 1차 결론은 2027년 10월 나올 예정이다.

ZDNet Korea2026-09-30

EDA 데이터 활용한 제조 인텔리전스, 신뢰성 확보 논의

EE타임스는 반도체 업계가 하드웨어와 소프트웨어 성능이 서로를 개선시키는 가속화된 피드백 루프 속에서 운영되고 있다고 전했다. 이 과정에서 전례 없는 규모의 시뮬레이션 데이터가 생성되고 있다는 점을 지적했다. 기사는 이러한 EDA 데이터를 신뢰할 수 있는 실행으로 전환하는 '제조 인텔리전스'를 주제로 다루고 있다.

EE Times2026-09-30

케이던스·시놉시스·지멘스 EDA, RTL 검증에 AI 에이전트 확대

케이던스, 시놉시스, 지멘스 EDA 등 3대 반도체 설계자동화(EDA) 기업이 2026년 들어 자사 AI 에이전트의 자율성 수준을 경쟁적으로 강조하고 나섰다. 케이던스는 6월 1일 컴퓨텍스에서 ChipStack 에이전트가 특정 영역에서 '바운디드 레벨5' 자율성에 도달했다고 밝혔고, 시놉시스는 3월 11일 스펙-투-RTL 워크플로가 'L4' 수준이라고 밝힌 뒤 장기 과제 처리 에이전트에 대해 L5 역량을 주장한다고 전했다. 지멘스 EDA는 3월 16일 에이전트를 출시하고 7월 26일 '자가검증' 루프를 발표했다. 이들 속도 개선 수치는 모두 업체나 고객사가 자체 기준으로 측정한 것이며, 시놉시스가 7월에 거론한 평가 주체인 AMD도 승인 외 별도 분석은 내놓지 않았다.

Tom's Hardware2026-09-30

OpenAI 잘라페뇨 ASIC, AI 코덱스로 9개월 만에 테이프아웃

OpenAI가 자체 AI 가속기 ASIC '잘라페뇨'의 설계 과정을 공개했다. 리처드 호 OpenAI 하드웨어 총괄에 따르면 기존 IP 없이 처음부터 시작했음에도 RTL 설계부터 테이프아웃까지 9개월, 구상부터 공개까지는 2년이 채 걸리지 않았다. 개발에는 OpenAI 자체 AI 모델인 코덱스와 기존 EDA 도구가 함께 쓰였고, 테이프아웃 전 검증 단계에서는 시높시스 등 기존 EDA 업체 도구도 사용됐다. 호 총괄은 이 방식이 엔지니어를 대체한 것이 아니라 소수의 숙련된 엔지니어의 생산성을 높인 사례라고 설명했다. 잘라페뇨의 B0 스테핑은 초기 A0 스테핑 대비 와트당 성능이 최대 25% 개선됐다.

Tom's Hardware2026-09-30

퀄컴, 대만 EDA기업 아이스타트텍과 계약 — 드래곤윙 수율 개선 도모

퀄컴이 온디바이스 AI용 드래곤윙 시스템온칩(SoC)에 대만 아이스타트텍의 전자설계자동화(EDA) 툴 '스타트-V5'를 도입했다. 지난 6월 라이선스 계약을 체결했으며, 10개월간의 검증 과정을 거쳐 계약이 성사됐다. 계약 기간은 10년 이상으로 파악된다. 업계에 따르면 퀄컴이 대만산 EDA 툴을 도입한 사실이 확인된 것은 이번이 처음이다. 해당 툴은 AI 기반 기술을 활용해 수율을 높이는 데 쓰인다.

디일렉 반도체2026-09-30

이매지네이션 E-Series GPU, 엣지용 그래픽·AI 통합 아키텍처

이매지네이션테크놀로지스가 2025년 공개한 E-Series GPU IP는 그래픽, 컴퓨트, AI 연산을 하나의 아키텍처와 소프트웨어 스택으로 묶은 엣지용 GPU IP다. 1GHz 기준 코어당 최대 32 TOPS(Int8) 성능을 내며, 이는 D-Series 대비 4배 높은 연산 성능이라고 밝혔다. 그래픽과 AI 워크로드를 동시에 처리할 수 있어 전용 AI 프로세서의 피크 부하를 분담하는 코프로세서로도 쓸 수 있다. 첫 실리콘은 2026년 말 나올 예정이며, 게이밍·뉴럴 렌더링·언어모델 등에서의 성능 데이터도 함께 공개됐다.

Semiconductor Engineering2026-09-30

Rambus CryptoManager, Caliptra 표준 상용화 지원

Semiconductor Engineering이 소개한 백서는 오픈소스 루트오브트러스트 프레임워크 Caliptra가 데이터센터·AI 인프라의 이기종 프로세서와 가속기, 컨트롤러에 대한 기기 신원, 측정 부트, 원격 증명(attestation)의 공통 기반으로 자리잡고 있다고 설명한다. 백서는 오픈소스 표준을 인증 가능한 상용 수준 배포로 전환하는 과정의 과제를 다룬다. 이어 Rambus의 CryptoManager Root of Trust가 Caliptra 사양과 함께 사용되며 Caliptra 생태계 정합성과 상표를 유지하면서 SoC 전반으로 신뢰를 확장하는 방식을 설명한다.

Semiconductor Engineering2026-09-30

AI SoC 인터페이스 IP, PCIe·HBM·CXL 검증 전략 백서

반도체 전문매체 Semiconductor Engineering이 AI SoC의 PCIe, CXL, 이더넷, HBM, USB, UFS 등 인터페이스 검증을 다룬 백서를 소개했다. 백서는 인터페이스 IP와 PHY 통합, 검증 IP가 프로토콜 준수와 상호운용성 확보에 필수적이라고 설명한다. 에뮬레이션·프로토타이핑 기반 하드웨어 지원 검증이 실리콘 이전 단계에서 드문 프로토콜 오류와 장시간 결함을 찾아내는 데 활용된다고 밝혔다. 또한 가상 모델과 트랜잭션 레벨 플랫폼을 통해 하드웨어와 소프트웨어 개발을 병행할 수 있다고 소개하며, 아키텍처 탐색부터 실리콘 이후 검증까지 이어지는 지속적 검증 전략의 모범 사례를 제시한다.

Semiconductor Engineering2026-09-30