Semiconductor Engineering이 최근 추가된 반도체 기술 논문 목록을 공개했다. TU뮌헨 등은 A7 CFET와 A10 NSFET 기술을 셀 기생성분부터 칩 신뢰성까지 비교 평가했고, 카네기멜런대 등은 채널 길이 5nm 이하의 웨이퍼 규모 2D MoS₂ 트랜지스터 연구를 발표했다. 이 밖에도 미네소타대의 3D 이종집적 다중 kW 전력전달, 퍼듀대·UCLA의 TSV 구리 미세구조와 잔류응력 관계, 토론토대의 ECC 보호 GPU 대상 로우해머 공격, 위스콘신대의 RTL 트로이목마 탐지, 조지아텍·엔비디아·스탠퍼드의 HBM·호스트 메모리 동시 접근을 통한 LLM 추론 가속, UCLA의 상위 추상화 기반 칩 설계 에이전트 연구 등이 포함됐다.

Semiconductor Engineering2026-09-29영문 원문↗파운드리·공정

MoS2 트랜지스터, 채널 5nm 미만서 4인치 웨이퍼 집적

카네기멜론대, 플로리다대, MIT, 텍사스A&M대 등 공동연구진이 물리적 채널 길이 5nm 미만의 단일층 MoS₂ 트랜지스터를 구현한 논문을 네이처 커뮤니케이션스에 발표했다. 이 트랜지스터는 서브스레숄드 스윙 88mV/dec, 온/오프 비율 10^6 이상을 달성해 실리콘의 이론적 서브스레숄드 한계와 비슷한 크기의 기존 신소재 트랜지스터를 능가했다고 밝혔다. 연구진은 높은 처리량 확보를 위해 포토리소그래피 기반의 CMOS 호환 공정을 개발했으며, 4인치 웨이퍼 규모 집적을 시연했다.

Semiconductor Engineering2026-09-22영문 원문

설계·EDA·IP

칩렛 확산에 열분석 범위, 트랜지스터서 시스템까지 확대

Synopsys, Silvaco, Vinci, Keysight EDA, Siemens EDA 관계자들이 디자인오토메이션콘퍼런스(DAC)에서 열 관리를 주제로 논의했다. 칩렛과 첨단 패키징이 확산되면서 열 분석은 개별 다이가 아니라 패키지와 시스템 전체를 아울러야 하는 과제가 됐다고 지적했다. 참석자들은 TIM(열계면물질), 콜드플레이트, 이머전 냉각, 다이렉트 칩 냉각 등 냉각 기술과 함께 게이트 단위의 정밀한 열 시뮬레이션이 필요하다고 강조했다. 열 문제를 방치하면 일렉트로마이그레이션 등 신뢰성 문제로 이어질 수 있다고 경고했다.

Semiconductor Engineering2026-09-15영문 원문

설계·EDA·IP

스탠퍼드, 딥러닝으로 2D 트랜지스터 TCAD 파라미터 자동 추출

스탠퍼드대학교와 SLAC 국립가속기연구소 연구진이 전기적 측정값으로부터 2차원(2D) 트랜지스터의 이동도, 쇼트키 접촉 장벽 높이, 결함 프로파일 등 물리적 파라미터를 자동 추출하는 딥러닝 기법을 발표했다. 이 방법은 TCAD(기술 컴퓨터 지원 설계) 모델 피팅 작업을 자동화하는 것을 목표로 한다. 연구진은 물리 기반 소자 시뮬레이터를 근사하는 보조 신경망을 학습시켜 데이터 증강 및 사전학습을 구현했다. 해당 연구는 저널 Research에 2026년 8월 논문으로 게재됐다.

Semiconductor Engineering2026-08-28영문 원문