OpenAI가 자체 AI 가속기 ASIC '잘라페뇨'의 설계 과정을 공개했다. 리처드 호 OpenAI 하드웨어 총괄에 따르면 기존 IP 없이 처음부터 시작했음에도 RTL 설계부터 테이프아웃까지 9개월, 구상부터 공개까지는 2년이 채 걸리지 않았다. 개발에는 OpenAI 자체 AI 모델인 코덱스와 기존 EDA 도구가 함께 쓰였고, 테이프아웃 전 검증 단계에서는 시높시스 등 기존 EDA 업체 도구도 사용됐다. 호 총괄은 이 방식이 엔지니어를 대체한 것이 아니라 소수의 숙련된 엔지니어의 생산성을 높인 사례라고 설명했다. 잘라페뇨의 B0 스테핑은 초기 A0 스테핑 대비 와트당 성능이 최대 25% 개선됐다.

Tom's Hardware2026-09-30영문 원문

정책·수출통제·보조금

조경태, 통신 AI투자 보조지표 도입 촉구 — CAPEX 통계 개선 요구

조경태 국민의힘 의원은 9월30일 국정감사에서 통신사의 AI 투자를 별도로 집계하는 'AI 투자 보조지표 체계' 도입을 촉구할 예정이라고 밝혔다. 통신 3사의 명목 설비투자(CAPEX)는 5G 상용화 첫해인 2019년 약 9조6000억원에서 지난해 약 6조원으로 줄었고 올해 상반기에도 전년 동기 대비 약 7% 감소했지만, AI 소프트웨어 개발비·클라우드 이용료·지분투자 등은 이 통계에서 빠진다는 지적이다. 호주 옵터스는 AI로 추가 장비 없이 기지국 전송속도를 20% 이상 높였고, 일본 소프트뱅크와 독일 도이치텔레콤도 AI로 속도 개선과 장애 대응 시간 단축을 이뤘다고 조 의원실은 전했다. 조 의원은 소프트웨어·데이터 등 무형투자와 AI 모델 운영비, 클라우드 이용비를 보조지표로 공표해 과학기술정보통신부의 연내 종합대책에 포함해야 한다고 제안했다.

ZDNet Korea2026-09-30↗설계·EDA·IP

OpenAI 재퍼뇨, AI 설계 개입으로 9개월 만에 테이프아웃

AI가 EDA 툴의 개별 단계 최적화를 넘어 칩 설계 과정 자체에 관여하는 사례가 늘고 있다. 구글 딥마인드의 알파칩은 강화학습으로 TPU 3세대에 걸쳐 회로 블록 배치와 레이아웃 최적화에 쓰였고, 엔비디아는 자사 RTL과 설계 데이터를 학습한 내부 AI 모델로 GPU·가속기·CPU 개발 업무 일부를 자동화하고 있다. OpenAI는 재퍼뇨 칩 개발에서 구현, 설계공간 탐색, 검증, 산술회로 최적화 등에 AI를 직접 활용해 초기 설계부터 테이프아웃까지 9개월 만에 마쳤다고 밝혔다. 핫칩스 발표에서 OpenAI는 인간 기준 설계 대비 BF16 곱셈기 56%, FP4 내적 블록 21%, FP32 누산기 10% 성능 개선과 매트릭스·SIMD 유닛 면적 10%·8% 감소를 공개했다. 8월 말에는 아키텍트랩스가 거의 전 과정을 AI로 설계했다고 주장한 칩을 공개해 업계 첫 사례로 언급됐다.

Tom's Hardware2026-09-29영문 원문

정책·수출통제·보조금

RFI, 임원급 펠로우 4인 위촉 — 법·정책 전문성 보강

싱가포르 소재 Responsible Fintech Institute(RFI)는 2026년 9월 29일 로렌스 로(Lawrence Loh) 교수, 유진 K.B. 탄(Eugene K.B. Tan) 부교수, 루이스 첸(Louis Chen) 교수, 파라 자파르(Farah Jaafar)를 임원급 펠로우(Executive Fellow)로 위촉했다고 밝혔다. 이번 위촉으로 RFI는 법률, 거버넌스, 디지털 정책, 국경 간 자본시장 분야의 전문성을 보강하게 됐다. 아울러 패트릭 H. M. 로(Patrick H. M. Loh) 석좌교수는 공동창립자(Co-Founder)로 지위가 격상됐다. 해당 소식은 PR Newswire를 통해 발표됐다.

KIPOST2026-09-29↗설계·EDA·IP

CFET·2D트랜지스터·HBM, 반도체 학술논문 무더기 공개

Semiconductor Engineering이 최근 추가된 반도체 기술 논문 목록을 공개했다. TU뮌헨 등은 A7 CFET와 A10 NSFET 기술을 셀 기생성분부터 칩 신뢰성까지 비교 평가했고, 카네기멜런대 등은 채널 길이 5nm 이하의 웨이퍼 규모 2D MoS₂ 트랜지스터 연구를 발표했다. 이 밖에도 미네소타대의 3D 이종집적 다중 kW 전력전달, 퍼듀대·UCLA의 TSV 구리 미세구조와 잔류응력 관계, 토론토대의 ECC 보호 GPU 대상 로우해머 공격, 위스콘신대의 RTL 트로이목마 탐지, 조지아텍·엔비디아·스탠퍼드의 HBM·호스트 메모리 동시 접근을 통한 LLM 추론 가속, UCLA의 상위 추상화 기반 칩 설계 에이전트 연구 등이 포함됐다.

Semiconductor Engineering2026-09-29영문 원문↗설계·EDA·IP

무어스랩AI, 반도체 검증·디버그 전과정에 AI 에이전트 적용

반도체 설계 자동화 스타트업 무어스랩AI가 검증, 디버그, 커버리지 단계에 AI 에이전트를 적용해 칩 설계 기간을 2년 이상에서 6개월 이하로 단축하는 것을 목표로 한다고 밝혔다. 셸리 헨리 최고경영자는 회사가 반도체 엔지니어 출신 중심으로 설립돼 범용 AI 기술이 아니라 반도체 전문성을 바탕으로 도구를 만든다는 점이 차별점이라고 말했다. 회사는 약 10곳의 고객사에 시스템을 배포했으며, 기존 3~4개월 걸리던 초기 테스트벤치 구축과 첫 버그 발견 과정을 48시간 이내로 단축했다고 설명했다. 헨리 CEO는 LLM이나 AI 에이전트에 스펙을 맡기면 세부 사항의 20~30%를 놓칠 수 있어, 무결점이 요구되는 반도체 산업에서는 검증에 많은 시간과 노력을 들이고 있다고 밝혔다.

Semiconductor Engineering2026-09-29영문 원문

시스템반도체·팹리스

OpenAI 잘라피뇨 ASIC, 자사 추론 인프라용으로 우선 투입

OpenAI 하드웨어 총괄 리처드 호는 톰스하드웨어 인터뷰에서 커스텀 추론 ASIC '잘라피뇨'가 우선적으로 OpenAI 자체 컴퓨팅 수요를 충족하기 위한 칩이라고 밝혔다. 다만 그는 이 칩이 특정 모델에 하드코딩되지 않은 프로그래머블한 범용 설계이며, 외부 활용 가능성도 열려 있다고 말했다. 호는 잘라피뇨 설계의 핵심 목표가 경쟁 성능보다 전력 제약 환경에서의 효율성이었다고 설명했다. Hot Chips 2026에서 공개한 벤치마크는 엔비디아 GB200·GB300과 비교한 것이며, 내부적으로는 차세대 베라 루빈 플랫폼과도 별도 테스트를 진행했다고 밝혔다. 그는 서드파티 파운드리와의 코디자인은 모델 관련 연구 지식재산 유출 우려 때문에 어렵다고 덧붙였다.

Tom's Hardware2026-09-28영문 원문

시스템반도체·팹리스

OpenAI 젤라피뇨 인터뷰, 추론 ASIC 자체 개발 배경 공개

OpenAI는 8월 Hot Chips에서 공개한 추론 전용 ASIC '젤라피뇨' 관련 인터뷰에서 하드웨어 부문 VP 리처드 호가 개발 배경을 밝혔다. 그는 전력 제약 속에서 연산 효율을 극대화하는 것이 핵심 목표였으며, 모델과 하드웨어를 함께 설계할 수 있다는 점이 자체 칩 개발의 이유라고 설명했다. 외부 파운드리·설계사와 협업할 경우 연구 IP 유출 우려가 있어 내부 팀이 전 스택을 보고 소프트웨어·모델·하드웨어 중 어디서 최적화할지 판단했다고 밝혔다. SemiAnalysis의 InferenceX 벤치마크로 오픈소스 모델들을 테스트해 이 칩이 OpenAI 전용이 아니라 범용 트랜스포머 기반 LLM에서도 성능을 낸다는 점을 보였다고 덧붙였다. 그는 외부 고객 제공 가능성을 배제하지 않았지만 당분간은 OpenAI 자체 컴퓨팅 수요 충족이 우선이라고 말했다.

Tom's Hardware2026-09-28영문 원문

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OpenAI 잘라페뇨 ASIC, AI 코덱스로 9개월 만에 테이프아웃