"CFET"
용어
뉴스
CFET·2D트랜지스터·HBM, 반도체 학술논문 무더기 공개
Semiconductor Engineering이 최근 추가된 반도체 기술 논문 목록을 공개했다. TU뮌헨 등은 A7 CFET와 A10 NSFET 기술을 셀 기생성분부터 칩 신뢰성까지 비교 평가했고, 카네기멜런대 등은 채널 길이 5nm 이하의 웨이퍼 규모 2D MoS₂ 트랜지스터 연구를 발표했다. 이 밖에도 미네소타대의 3D 이종집적 다중 kW 전력전달, 퍼듀대·UCLA의 TSV 구리 미세구조와 잔류응력 관계, 토론토대의 ECC 보호 GPU 대상 로우해머 공격, 위스콘신대의 RTL 트로이목마 탐지, 조지아텍·엔비디아·스탠퍼드의 HBM·호스트 메모리 동시 접근을 통한 LLM 추론 가속, UCLA의 상위 추상화 기반 칩 설계 에이전트 연구 등이 포함됐다.
파운드리·공정TUM 등, A7 CFET·A10 나노시트 공정 기생특성 비교
뮌헨공대(TUM), 모데나·레조에밀리아대(UNIMORE), 어플라이드머티어리얼즈 연구진이 A7 CFET와 A10 나노시트 FET(NSFET) 기술을 비교한 논문을 발표했다. 연구진은 물리 기반의 열·노화 인식 시스템-기술 공동평가(STCO) 플로우를 제시해 두 기술의 셀 기생 저항·커패시턴스(RC)를 평가했다. 이 플로우는 보정된 소자 모델, 표준셀 생성, GDS-TCAD 변환 기반 3차원 기생 RC 추출, AI 가속기의 RTL-to-GDS 구현, 멀티피직스 열 해석, 바이어스 온도 불안정성(BTI) 노화 평가를 연결한다. 연구진은 두 기술에 동일한 소자 모델을 적용해 기생 RC와 설계 단계별 영향을 분리해 분석했다고 밝혔다. 논문은 2026년 9월 arXiv에 프리프린트로 게재됐다.
파운드리·공정imec CFET, 정렬 정밀도로 mCFET이 sCFET보다 먼저 상용화
imec은 A7 노드 이후 4.5트랙 이하 표준셀을 가능케 하는 CFET(complementary FET) 트랜지스터 구조 개발 현황을 소개했다. 이번 자료에서는 후면 컨택 모듈과, 나노시트·CFET 소자에서 다중 문턱전압을 구현하는 게이트 스택 집적 모듈 두 가지를 다뤘다. CFET은 p형·n형 트랜지스터를 수직으로 적층하는 구조로, 단일 공정으로 처리하는 모놀리식(mCFET)과 상하부를 별도로 패터닝하는 순차적(sCFET) 방식이 함께 연구되고 있다. imec은 정렬 정밀도 이슈로 인해 mCFET이 산업 적용에 더 빠르게 도달할 것으로 보고 있으며, 관련 연구는 유럽 NanoIC 파일럿 라인에서 진행 중이다.
