"PCIe 6.0"

시높시스, 3D 멀티다이서 PCIe 6.0 64GT/s 검증

시높시스가 5나노 PCIe 6.0 PHY 기반 테스트칩을 통해 적층형 3D 멀티다이 구조에서 PAM4 신호 방식의 64.0 GT/s PCIe 6.0 연결성을 구현·검증했다고 밝혔다. 8레인 구성 시 최대 128.0 GB/s 대역폭을 지원하며, 64 GT/s에서 송수신 아이 다이어그램이 PCIe 6.0 비트오류율 요구치를 크게 상회했다. TSV 구현, 더미 다이 전략, 상하부 다이 간 상호작용 모델링 등이 구현 과제로 다뤄졌다. 시높시스는 이번 결과가 모놀리식 SoC에서 멀티다이 설계로 전환하는 AI·HPC·데이터센터 스위칭·스토리지 고객을 위한 것이라고 설명했다.