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패키징·후공정

시높시스, 3D 멀티다이서 PCIe 6.0 64GT/s 검증

Semiconductor Engineering2026-09-151분 읽기영문 원문

분야 자료 사진 — 와이어 본딩 장비 · Manfreeed · 퍼블릭 도메인 (기사 원문의 사진이 아닙니다)

시높시스가 5나노 PCIe 6.0 PHY 기반 테스트칩을 통해 적층형 3D 멀티다이 구조에서 PAM4 신호 방식의 64.0 GT/s PCIe 6.0 연결성을 구현·검증했다고 밝혔다. 8레인 구성 시 최대 128.0 GB/s 대역폭을 지원하며, 64 GT/s에서 송수신 아이 다이어그램이 PCIe 6.0 비트오류율 요구치를 크게 상회했다. TSV 구현, 더미 다이 전략, 상하부 다이 간 상호작용 모델링 등이 구현 과제로 다뤄졌다. 시높시스는 이번 결과가 모놀리식 SoC에서 멀티다이 설계로 전환하는 AI·HPC·데이터센터 스위칭·스토리지 고객을 위한 것이라고 설명했다.

이 글에 나온 것

#PCIe 6.0 #3D IC #시높시스 #TSV #칩렛

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Validating PCIe 6.0 Connectivity In A 3D Multi-Die Test Chip」

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AI 패키징 대형화·미세화, 장비업체엔 새로운 과제

EE Times는 인공지능(AI)이 첨단 패키징 기술을 서로 상반된 방향으로 밀어붙이고 있다고 보도했다. 패키지 크기는 점점 커지는 반면, 인터커넥트 피치와 결함 허용 범위는 계속 줄어들고 있다는 것이다. 매체는 이 같은 흐름이 패키징 장비를 만드는 업체들에 새로운 기술적 과제를 안기고 있다고 전했다.

EE Times2026-09-30

PCIe 8.0, UCIe 3.0으로 칩렛 결합 — 다이 간 통신 표준화

반도체 업계는 모놀리식 SoC에서 칩렛 기반 설계로 전환하고 있으며, 이 흐름 속에서도 PCIe의 활용 가치는 여전히 높다고 평가된다. 다만 기존 PCIe 구현은 보드 단위 통신을 전제로 설계돼 짧은 거리의 패키지 내 통신에는 적합하지 않다는 지적이 나온다. UCIe는 패키지 내 다이 간 통신을 표준화해 PCIe 트래픽이 칩렛 경계를 넘나들며 상호운용되도록 지원한다. PCIe 8.0에 이 방식을 적용하면 전송 효율이 개선되고 모듈성과 확장성이 강화돼 AI, HPC, 이기종 컴퓨팅 시스템에 활용될 수 있다는 설명이다.

Semiconductor Engineering2026-09-30

포토닉스 입문 eBook 공개, 광연결 패키지 레벨로 확장

반도체 전문 매체 Semiconductor Engineering이 전자공학 엔지니어를 위한 포토닉스 기초 eBook을 발간했다. AI로 인해 데이터센터의 연산·메모리 밀도가 급격히 커지면서 전기 신호만으로 데이터를 주고받는 방식의 한계가 부각되었고, 빛을 이용한 데이터 이동이 대안으로 떠올랐다고 설명한다. 지금까지는 서버 간, 랙 간 연결에 광학 기술이 주로 쓰였지만 앞으로는 패키지 단위, 나아가 데이터 처리 지점에 더 가까운 곳까지 광신호가 확장될 것이라고 전한다. eBook에는 YieldWerx, Ayar Labs, Siemens EDA, Cadence, Keysight, Synopsys, Advantest, Brewer Science 등 업계·학계 전문가로 구성된 기술자문위원회가 참여했다.

Semiconductor Engineering2026-09-30

신도기연, 디스플레이 기술로 반도체 패키징 시장 진출

디스플레이 장비기업 신도기연이 반도체 패키징 분야로 사업 영역을 넓히고 있다. 이 회사는 10여개 기업과 반도체 패키징 관련 업무협약(MOU)을 맺고 기술 적용을 논의 중이다. 유리 가공, 포토리소그래피, 정밀 합착 등 디스플레이 산업에서 축적한 기술을 반도체 패키징 공정에 접목한다는 구상이다. 박웅기 신도기연 대표는 국내 디스플레이 산업이 축소되는 상황에서 새로운 사업으로 생존하기 위해 역량을 집중하고 있다고 말했다. 그는 매출 대비 연구개발 비중이 10% 수준이며 필요하면 20% 이상까지 투자해 신사업에서 성과를 내겠다고 밝혔다.

디일렉2026-09-30

인텔, 마이크로LED 칩 패키징 특허 — 유리기판 광인터커넥트 가능성

인텔이 마이크로LED를 유리기판 내부에 실장하고 TGV(Through-Glass-Via)로 전력과 신호를 연결하는 칩 패키징 기술로 미국 특허를 획득했다고 트렌드포스가 보도했다. 특허는 레이저 가공과 구리 전해도금으로 유리기판에 관통홀과 다이 캐비티를 만들고, 질화규소층으로 유리와 폴리머 기판을 접합하는 공정을 설명한다. 인텔은 이 기술이 테스트 진단 표시나 칩 표면의 개인화된 조명 효과에 쓰일 수 있다고 언급했다. 대만 AU옵트로닉스는 최대 10미터 거리의 AI 데이터센터용 마이크로LED 광통신 모듈을 SEMICON Taiwan 2026에서 공개했으며, 두 회사 간 협력 가능성이 거론된다. 다만 특허 자체는 광인터커넥트 시스템을 완성된 형태로 제시하지 않는다.

Tom's Hardware2026-09-29

필옵틱스 TGV 장비 글로벌 수주 — 유리기판 2mm 미세홀 가공 기술

필옵틱스는 신규 글로벌 고객사로부터 차세대 유리기판용 유리관통전극(TGV) 장비를 수주했다고 29일 밝혔다. 구체적인 고객사명과 수주 금액은 공개하지 않았다. TGV는 유리기판에 미세한 구멍을 뚫고 구리 등 전도성 물질을 채워 전기 신호가 오갈 수 있도록 배선 통로를 만드는 공정으로, 반도체 칩 연결의 핵심 공정 가운데 하나로 꼽힌다. 이번에 수주한 장비는 최대 2mm 두께의 유리기판에 미세한 홀을 가공할 수 있다.

디일렉 반도체2026-09-29

TSV 구리 미세구조가 실리콘 잔류응력 좌우 — 퍼듀·UCLA 공동연구

미국 퍼듀대와 UCLA 연구진이 구리(Cu) 미세구조가 실리콘관통전극(TSV)으로 유발되는 실리콘 내 잔류응력에 미치는 영향을 실험으로 규명한 논문을 발표했다. 연구진은 지름 3㎛ TSV 어레이를 400°C에서 60분간 어닐링한 뒤, 상온에서 라만 분광법으로 주변 실리콘의 잔류응력을 이미징했다. 또한 전자후방산란회절(EBSD)로 구리 표면 미세구조를 분석해 미세구조에 따른 유효 탄성계수를 도출했다. 해당 결과는 학술지 Advanced Electronic Materials에 2026년 9월 게재됐다.

Semiconductor Engineering2026-09-28

삼성전기 FC-BGA 세종공장 증설 — AI 서버 기판 공급 확대

삼성전기가 세종 사업장 플립칩-볼그리드어레이(FC-BGA) 공장에 총 4조2700억원을 투자해 증설한다고 28일 밝혔다. 이는 지난 7월 충청권 첨단산업발전비전 국민보고회에서 발표한 세종 반도체 기판 사업 8조원 투자 계획의 일환이다. 투자 기간은 2026년 9월부터 2028년 5월까지이며, 삼성전기의 단일 제품 투자로는 역대 최대 규모다. 이번 증설은 AI 서버용 기판 수요 확대에 대응하기 위한 것이다.

전자신문2026-09-28