"n3"
공정 노드
뉴스
D램 면적당 판매가치, TSMC N2·N3 웨이퍼가 추월 — 스팟가 분석
분석가 Kurnal Insights가 유출 정보와 스팟가격을 바탕으로 D램의 면적당(㎟) 판매가치가 TSMC의 N2·N3 공정으로 처리한 웨이퍼의 면적당 가격을 넘어섰다는 계산 결과를 공개했다. 다만 이는 수율, 다이싱, 결함, 불량 가장자리 등을 반영하지 않은 명목 웨이퍼 가격과 D램의 이론적 판매가치를 단순 비교한 것이라는 한계가 있다. TrendForce는 DDR5 스팟 거래량이 제한적이고 산발적이어서 스팟가격이 마이크론·삼성전자·SK하이닉스의 실제 대량 판매가를 반영하지 않을 수 있다고 지적했다. 패키징 비용 차이와 TSMC의 고객·물량별 계약 조건까지 고려하면 두 수치를 직접 비교하기는 어렵다고 매체는 설명했다.
Arm, TSMC N3P 기반 뉴버스 CSS N4 '레인저' 공개
Arm이 TSMC N3P 공정 기반의 차세대 반자체 맞춤형 컴퓨트 서브시스템 플랫폼 '뉴버스 CSS N4(코드명 레인저)'를 공개했다. 이 플랫폼은 다이당 8~128개의 뉴버스 N4 코어를 지원하며 최대 클럭은 3.8GHz, 다이당 L3 캐시는 최대 256MB, 코어당 L2 캐시는 최대 2MB이다. UCIe 기반 멀티칩렛·멀티소켓 구성을 지원하고 DDR5 또는 LPDDR6 메모리, 최대 128레인의 PCIe 7/6 및 CXL 4.0을 제공한다. Arm은 이전 세대 뉴버스 N3 대비 소켓 성능 2배, 와트당 성능 1.25배, 메모리 대역폭 1.75배를 제공한다고 밝혔다. 아울러 Arm은 뉴버스 V3 기반 자체 AGI 칩의 추가 도입 기업으로 오라클과 바이트댄스를 공개했다.
설계·EDA·IPdBRICK 설계, PCIe Gen3 라우팅 최적화에 AI 결합
Semiconductor Engineering은 DDR, PCIe, 이더넷 등 고속 인터페이스와 조밀한 PCB 레이아웃, 첨단 패키징으로 설계 복잡도가 커지면서 전통적 시뮬레이션-수정-재검증 방식의 확장성이 한계에 부딪히고 있다고 전했다. 이에 대응해 설계 대안을 체계적으로 탐색하는 최적화, 검증을 일관되게 실행하는 자동화, 결과 해석과 패턴 인식을 돕는 AI를 결합한 지능형 엔지니어링 방법론이 확산되고 있다고 설명했다. 기사는 유럽 dRedBox 프로젝트에서 개발된 dBRICK 설계를 사례로 들어, PCIe Gen3 채널과 FPGA 인터페이스, 복잡한 차동 라우팅, 다중 전력 전달망을 다루는 과정에서 여러 설계 변수가 비선형적으로 상호작용해 인간의 직관만으로는 최적해를 찾기 어렵다고 지적했다. 트레이스 폭, 비아 형상 등 변수 하나를 바꾸면 삽입손실이 개선되는 대신 임피던스가 악화되는 식의 트레이드오프가 발생한다고 덧붙였다.
