설계·EDA·IP
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OpenAI 재퍼뇨, AI 설계 개입으로 9개월 만에 테이프아웃
구글과 엔비디아는 AI를 설계 최적화 도구로 쓰는 반면, OpenAI와 아키텍트랩스 사례는 AI가 설계 흐름 자체를 주도하는 방향으로 나아가고 있음을 보여준다.
반도체 검증, 도구 중심에서 추적 스레드 방식으로 전환 논의
테스트 실행량이나 커버리지 수치를 늘리는 것만으로는 재사용·감사·조직 간 인수인계 상황에서 검증 신뢰성을 담보하기 어렵다는 문제의식을 다룬 방법론 논의다.
무어스랩AI, 반도체 검증·디버그 전과정에 AI 에이전트 적용
이 접근은 범용 AI 모델 성능 향상 자체보다, 반도체 도메인 전문성을 결합한 워크플로 설계에 초점을 맞춘 사례로 볼 수 있다.
최근 소식
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LG전자·Ceva, UWB 통합 솔루션 개발 — 차량·산업용 SoC 공략
반도체 및 소프트웨어 IP 기업 세바(Ceva)가 LG전자와 협력해 차량·산업·소비자용 SoC를 개발하는 반도체 및 OEM 기업을 위한 초광대역(UWB) 통합 솔루션을 제공한다고 28일 밝혔다. 이 솔루션은 Ceva의 Ceva-웨이브스(Ceva-Waves) UWB 베이스밴드 IP 및 소프트웨어와 LG전자 시스템온칩(SoC)센터가 개발한 UWB RF 기술을 결합한 형태다. 두 회사는 이미 미국의 주요 반도체 기업을 고객으로 확보해 해당 솔루션의 상용화 가능성을 입증했다고 밝혔다.
AI의 직관 능력과 반도체 설계자의 창의성 논쟁
세미컨덕터엔지니어링 칼럼니스트는 AI가 직관을 가질 수 있는지, 그리고 그것이 창의성의 필수 조건인지에 대한 개인적인 견해를 제시했다. 그는 AI가 과거 데이터를 기반으로 최적화만 할 수 있는지, 아니면 진정한 혁신이 가능한지를 물으며, 과거 기록은 편향되고 불완전하다고 지적했다. 프로이트, 융, 클라인 등 심리학자들의 직관에 대한 상반된 견해를 소개하고, 저자 자신이 겪은 반도체 설계 관련 일화(타이밍 문제 해결을 위한 기호적 해법 제안, 무의식적 발언, 대학 시절 마이크로프로세서 설계 경험)를 예로 들었다. 그는 자신이 한 일을 AI도 할 수 있었을 것이라며, 다만 자신이 더 빠르고 적은 에너지로 했을 뿐이라고 결론지었다.
난야, 인텔 특허 이관받은 NPE에 D램 특허소송 피소
미국 텍사스 소재 특허관리전문기업(NPE) 파워워치시스템이 대만 난야를 상대로 텍사스동부연방법원에 D램 특허침해소송을 제기했다. 이번 소송에 쓰인 특허 2건(US7,281,079·7,432,731)은 인텔이 2022년 특허 수익화를 위해 신설한 타호리서치에 이관했던 포트폴리오에 포함된 것으로, 타호리서치에서 사우스포크IP홀딩스를 거쳐 파워워치시스템으로 여러 차례 이관됐다. 파워워치시스템은 난야의 DDR3, DDR3(L), DDR4 SDRAM, DIMM 제품이 해당 특허를 침해했다고 주장했으며, 2023년 3월 경고장을 보냈지만 라이선스 협상이 이뤄지지 않아 소송에 이르렀다고 밝혔다. 카운터포인트에 따르면 올해 2분기 D램 시장(매출 기준)에서 난야 점유율은 5위였다. SK하이닉스 특허를 양수한 NPE 미미르IP도 이달 대만 미디어텍을 상대로 별도의 특허침해소송을 제기하는 등 반도체 업계의 NPE발 특허분쟁이 이어지고 있다.
엔비디아 AI 챗봇 특허, PC 게임 최적화 진단 자동화 겨냥
엔비디아가 PC 게임 개발자의 최적화 작업을 돕는 AI 챗봇 특허를 출원한 사실이 확인됐다. 개발자가 일반 언어로 문제를 설명하면 챗봇이 해당 문제에 맞는 진단 코드를 작성해 GPU에서 자동 실행하고 결과를 제공하는 방식이다. Patentlyze가 처음 발견한 이 특허는 프레임 타임 급증이나 마이크로 스터터 같은 문제를 예시로 들었다. 다만 진단 코드의 검증 절차가 명확히 나와 있지 않으며, 특허가 실제 제품으로 이어질지는 불확실하다.
Arteris NoC-to-NoC, 다이 경계서 AXI 변환 생략
반도체 산업이 모놀리식 SoC에서 칩렛 기반 구조로 전환하는 가운데, 자율주행차·로봇 등 피지컬 AI 시스템은 가속기 간 대용량 스트리밍 데이터 전송을 필요로 한다. 기존 코히런트 다이 간 인터커넥트 프로토콜은 캐시라인 단위로 데이터를 전송해 텐서·피처맵 같은 대용량 데이터를 옮길 때 오버헤드가 커진다. AXI Chip2Chip, Open Chiplet Atlas(OCA), AXI over UCIe(AoU) 등 기존 논코히런트 방식도 다이 경계에서 NoC 패킷을 AXI 트랜잭션으로 변환해야 해 지연과 구현 복잡성이 추가된다. 이에 Arteris는 NoC 패킷을 변환 없이 다이 경계를 그대로 통과시켜 원격 다이를 동일 네트워크의 일부로 취급하는 NoC-to-NoC 직접 통신 방식을 제안했다.
Siemens, 칩렛 설계 IP 데이터 관리 체계 제시
Siemens DISW 필진은 멀티칩렛 이종집적 설계에서 데이터 관리가 필수적이라고 설명했다. 다양한 출처의 설계 IP 관리, 리비전 관리와 이력 추적이 가능한 설계 계층 관리, 중앙 집중식 데이터 허브, 실시간 상태 추적 등 4가지 요소가 핵심이라고 밝혔다. 이는 시리즈의 네 번째 글로, 잘못된 버전 사용이나 ECO 누락이 제품 실패로 이어질 수 있다고 지적했다. Siemens의 Innovator3D IC 데이터 관리 소프트웨어가 리비전 관리와 접근 권한 관리 기반의 단일 정보원 역할을 지원한다고 소개했다.
EDA 업계, 반도체 설계용 소형 AI 에이전트 조율 경쟁
반도체 설계 업계가 모든 작업에 대형 언어모델을 쓰는 대신, 특정 작업에 특화된 소형 AI 에이전트들이 협업하는 방식으로 전환하고 있다. 시높시스, 케이던스, 무벨러스, 칩에이전츠, 키사이트 EDA 관계자들은 PPA 최적화, 디버깅, 검증 등 작업을 여러 에이전트가 나눠 맡고 이를 조율하는 '슈퍼 에이전트' 또는 오케스트레이션 계층이 필요하다고 설명했다. 케이던스는 이런 조율형 에이전트의 가치가 기존 EDA 툴과 맞먹거나 그 이상일 수 있다고 밝혔다. 다만 특화된 에이전트를 기존 툴·워크플로우와 통합하려면 가드레일 설정과 표준화가 과제로 남아있다고 지적했다.
지멘스EDA·시놉시스, 에이전틱 자동화 전환 — 설계 의도 연속성이 핵심
Siemens EDA, Synopsys, Arteris, Keysight EDA, Axiomise 등 EDA 업계 관계자들은 AI의 핵심 기회가 개별 툴 성능 개선보다 아키텍처·검증·구현 등 분절된 설계 단계를 아우르는 워크플로우 오케스트레이션에 있다고 진단했다. 이들은 AI가 반복적인 조정·탐색·디버깅과 툴 간 인계를 맡고, 엔지니어는 사양과 사인오프를 통제하는 '인간 주도 에이전틱 자동화' 모델이 부상하고 있다고 설명했다. Siemens EDA의 앵커 굽타 부사장은 고객들이 결과 도출 시간을 최소 2배 단축해달라고 요구한다고 전했고, Synopsys의 토마스 안데르센 부사장은 에이전틱 AI가 인간보다 비용이 더 들면 의미가 없다고 말했다. Arteris의 앤디 나이팅게일 부사장은 여러 다이와 IP 블록에 걸쳐 아키텍처 의도가 일관되게 유지되는 '시맨틱 연속성'이 파일 포맷 호환성보다 중요하다고 지적했다.
Keysight, 극저온 소자 AI 모델링 — 양자 회로 컴팩트모델 보완
Keysight는 양자 컴퓨터의 제어·판독 전자회로에 쓰이는 반도체 소자를 극저온(4K)에서 모델링하는 하이브리드 AI 워크플로를 소개했다. 먼저 ML Optimizer를 이용해 Skywater 130nm PMOS 소자의 300K IV·CV 데이터를 5단계로 피팅해 BSIM-BULK 컴팩트 모델을 추출하고, 이 모델이 포착하지 못하는 4K에서의 잔차 거동을 인공신경망(ANN)으로 학습시켰다. 학습된 ANN 방정식은 Verilog-A 형식으로 변환돼 회로 시뮬레이션에 활용된다. 현재 BSIM-BULK 모델에는 극저온 CMOS의 물리적 효과를 설명하는 방정식이 없어 이 같은 보완 방식이 제시됐다고 밝혔다.
케이던스 에이전틱 설계 AI, L1~L4 자율성과 책임 소재
Semiconductor Engineering이 케이던스의 에이전틱 AI 전략을 바탕으로 설계 AI의 자율성 수준을 L1부터 L5까지 5단계로 설명했다. L1은 엔지니어가 정의한 목표 안에서 파라미터를 최적화하는 '최적화 AI'(예: Cerebrus AI Studio), L2는 자연어를 인터페이스로 활용해 질의·코드 생성·디버깅을 지원하는 단계다. L3은 AI가 결과를 제안하고 시뮬레이션·포멀 엔진 등 검증 도구를 통해 반복 개선하는 '복합 추론' 단계이며, L4는 ChipStack, ViraStack, InnoStack, AuraStack 등 특화 에이전트들이 계획·실행·검증·최적화를 조율하는 '에이전틱 워크플로' 단계다. 각 단계는 상위 레벨이 하위 레벨의 역량을 포함하는 누적적 구조이며, 케이던스는 자율 워크플로 적용 사례에서 개발 주기가 수주에서 수일로 단축됐다고 설명했다.
AI 멀티다이 설계, EDA 툴 개편 논쟁 촉발
AI·HPC 칩이 3D 스태킹, 칩렛, 이기종 집적을 활용하는 멀티다이 구조로 진화하면서 기존 EDA 도구가 칩 단위를 넘어 패키지·보드·시스템 전체의 열·응력·전기적 물리 문제를 다뤄야 하는 상황에 직면했다. 마이크로소프트의 아르투르 레빈 부사장은 AI 가속기의 가장 어려운 문제가 칩 내부가 아니라 시스템 경계에서 발생한다고 말했다. Vinci의 하르디크 카바리아 CEO는 기존 설계 흐름이 칩·블록 단위의 경계별 검증에 맞춰져 있어, 설계가 끝난 뒤에야 물리 해석 결과가 나오는 구조적 한계가 있다고 지적했다. 인텔의 랄리타 임마네니 부사장은 서로 다른 업체 포맷 간 상호운용성 문제로 설계 분석에 10일이 걸린 사례를 언급하며, 벤더 간 상호운용성과 초기 단계 플로어플래닝 협의의 필요성을 강조했다.
지멘스EDA 검증연구, 실리콘 성공률 하락 — 펌웨어·보안 리스핀 부상
Siemens EDA와 Wilson Research Group이 발표할 예정인 2026 기능검증 연구는 IC 검증 문제가 단순히 복잡해지는 것이 아니라 성격 자체가 바뀌고 있음을 보여준다. 최초 실리콘 성공률이 하락 추세로 전환됐고, CPU·GPU·AI 가속기급 설계의 참여가 늘었으며, 구현 카테고리 전반에서 내장 프로세서 콘텐츠가 거의 보편적으로 보고됐다. 검증 생태계가 확대되는 가운데 펌웨어·안전·보안 관련 리스핀 요인의 가시성도 높아졌다. 이 연구는 이러한 변화가 설계 검증에서 소프트웨어 기반 실리콘 시스템에 대한 시스템 신뢰 구축으로의 전환을 시사한다고 밝혔다.
멀티에이전트 설계 AI, 지휘자 없는 오케스트라형 구조로
Semiconductor Engineering이 DAC 비공개 라운드테이블에서 Cadence, ChipAgents, Keysight EDA, Siemens EDA, Synopsys 관계자들과 나눈 대담을 3부작으로 소개했다. 참가자들은 칩 설계용 멀티에이전트 AI 시스템이 군대식 위계 구조에서 벗어나 오케스트라처럼 평평하고 동적인 조직 형태, 이른바 '헤드리스' 방식으로 진화하고 있다고 밝혔다. Siemens EDA의 Balasubramanian은 물리·결정론적 엔진에서 나온 기능도 독립적 에이전트가 되어 다른 에이전트와 소통할 것이라고 말했다. ChipAgents의 Balistreri는 에이전트를 여러 개 투입해도 각 에이전트가 서로 다른 로컬 컨텍스트에서 가설을 생성하도록 관리하지 않으면 효과가 없다고 지적했다.
Keysight SOS, AI-EDA용 데이터 백본 구축 지원
AI는 지능형 레이아웃 생성, 예측 검증, IP 재사용 등을 통해 EDA 워크플로우를 혁신할 잠재력을 갖고 있지만, 대부분의 설계 환경은 이를 제대로 활용할 준비가 되어 있지 않다고 지적한다. 원인은 모델이나 컴퓨팅 파워가 아니라 데이터로, 파편화된 저장소와 일관되지 않은 메타데이터, 문서화되지 않은 IP 재사용이 데이터 간 관계를 불명확하게 만든다. 이 백서는 AI 기반 설계 혁신이 알고리즘 선택이 아니라 데이터 조직화에서 시작되어야 한다고 주장하며, 설계 생애주기 전 단계를 연결하는 구조화된 데이터 기반 구축의 필요성을 강조한다. 이어 Keysight SOS가 이를 위한 전용 인프라를 제공한다고 소개한다.
AI SoC 인터페이스 검증, VIP·SVK 도입 확산
Semiconductor Engineering이 AI SoC의 인터페이스 검증을 다룬 백서를 소개했다. 백서는 검증 IP(VIP), 테스트 그룹, SoC 검증 키트(SVK)가 복잡한 서드파티 IP 환경에서 통합 정확성, 소프트웨어 상호작용, 상호운용성, 시스템 수준 성능지표를 검증하는 데 어떻게 활용되는지 설명한다. 또한 전통적인 단일형 테스트 스위트 대비 테스트 그룹의 확장성과, SVK가 사전 통합된 환경과 재사용 가능한 검증 자산으로 서브시스템·SoC 검증을 가속화하는 방식을 다룬다. AI 및 이기종 SoC 아키텍처에서 서드파티 인터페이스 IP를 도입할 때 통합 리스크를 줄이고 검증 일정을 단축하기 위한 모범 사례도 제시된다.
지멘스·시높시스·케이던스, AI로 설계·검증·패키징 재편
Semiconductor Engineering이 각 업체 블로그를 정리했다. 지멘스는 물리 기반 디지털트윈으로 소수의 열센서만으로 다수의 가상 센서 측정이 가능하다고 소개했고, 시높시스는 에이전틱 AI가 작업 단위를 개별 프롬프트에서 목표 지향 워크플로로 바꾼다고 설명했다. 케이던스는 기존 엣지 실리콘이 멀티모달 워크로드와 실시간성, 하드웨어 보안을 요구하는 피지컬 AI를 따라가지 못한다고 지적했고, 키사이트는 AI가 통계모델·딥러닝·자동추론으로 RF 설계 공간 탐색을 바꾸고 있다고 밝혔다. 이 외 ESD얼라이언스의 EDA 성장 전망 인터뷰, 미쓰비시케미컬·앰코·램리서치·인텔파운드리의 제조·패키징·소재 관련 블로그도 함께 소개됐다.
GUC, 2나노 HBM4E IP 고객 채택 — AI ASIC 설계 자산으로 상용화
대만 GUC(Global Unichip Corp)가 2026년 9월 22일 HBM4E PHY 및 컨트롤러 IP가 설계 준비 완료(design-ready) 상태이며 고객사의 AI ASIC에 채택되었다고 밝혔다. 해당 IP는 16Gbps 속도를 지원한다. GUC는 스스로를 'Advanced ASIC Leader'로 소개하며 이번 발표를 진행했다.
AI 기반 알고리즘 설계, PCB 시제품 제작 기간 단축
EE Times는 인공지능 기반 도구가 PCB(인쇄회로기판) 설계와 시제품 제작 방식을 바꾸고 있다고 보도했다. 기존에는 엔지니어가 수주에 걸쳐 수작업으로 레이아웃을 진행했지만, AI 도구를 활용한 알고리즘 기반 설계로 작업 방식이 전환되고 있다고 전했다. 기사는 AI 도구가 설계 요소를 분석하는 방식에 대해 다루고 있다.
시놉시스 TestMAX, 칩렛 SoC 스캔 압축·RTL 시프트 레프트 지원
Semiconductor Engineering은 AI 가속기와 HPC 프로세서가 대규모 스캔 플립플롭, 칩렛 통합, 높은 테스트 커버리지 요구로 기존 DFT 방식의 한계에 직면했다고 전했다. 시놉시스는 DFTMAX SEQ 기반 TestMAX Unified Compression과 프로그래머블 고대역폭 테스트 데이터 전달망인 Streaming Fabric을 결합해 이를 해결한다고 소개했다. Unified Compression은 제조·번인·시스템레벨·필드 테스트 전반에서 재사용 가능한 압축 아키텍처를 제공하며, Streaming Fabric은 스캔 트래픽을 패킷화해 계층적 대형 설계 전반에 전달한다. 또한 TestMAX Manager를 통해 RTL 단계에서 테스트 구조를 설계하는 '시프트 레프트' 방법론도 제시됐다.
LoRD, 게이트레벨 트로이목마 탐지 — 휴리스틱으로 ML급 성능
위스콘신-매디슨대와 매리스트대 연구진이 'Demystifying Gate-Level Localization of RTL Trojans'라는 논문을 발표했다. 연구진은 RTL 트로이목마가 합성 이후에도 구조적·신호흐름 패턴을 안정적으로 유지한다는 점에 착안해, 범용 머신러닝 기반 특징 학습 대신 타깃형 휴리스틱으로 탐지하는 LoRD 기법을 제안했다. LoRD는 이러한 서브그래프 시그니처를 활용해 콘테스트 테스트케이스에서 거의 완벽한 탐지·위치추정 성능을 보였다. 트랜스포머 기반 ML 베이스라인 및 상위 5개 팀과 비교했을 때, LoRD는 데이터·튜닝 부담 없이 트로이목마 삽입 설계에 대해 평균 3점 만점에 2.957점을 기록했다.
UCLA, HLS 활용 에이전트 칩설계 연구, AHRR 방식 제안
UCLA 연구진이 'Can Agents Design Better Chips with a Higher Level Abstraction?'라는 제목의 기술 논문을 발표했다. 논문은 LLM 에이전트가 RTL 단계에서 직접 설계하는 기존 방식 대신 더 높은 수준의 추상화를 활용할 때 더 나은 칩을 설계할 수 있는지 살펴본다. 연구진은 Direct RTL Design, Agent-based HLS Design, Post-Compiler HLS Refinement, Post-HLS RTL Refinement 방식을 비교했고, Agent-based HLS Design과 Post-HLS RTL Refinement를 결합한 AHRR(Agent-based HLS with RTL Refinement) 방식을 제안했다. 저자는 Zijian Ding, Yang Zou, Yizhou Sun, Jason Cong이며 2026년 9월 arXiv에 공개됐다.
위상배열 안테나 빔포머, 위성 탑재체 SWaP 부담 완화
EE Times는 위성 탑재체 설계자들이 크기·무게·전력(SWaP) 제약 속에서 더 큰 용량과 넓은 커버리지, 유연성을 요구받고 있다고 전했다. 이에 따라 위상배열 안테나에 쓰이는 고집적 다중빔 빔포머가 대안으로 제시되고 있다고 설명했다. 기사는 위상배열 안테나 관련 설명을 이어가는 도입부로, 구체적인 제품 사양이나 수치는 제시되지 않았다.
GreenPAK 아날로그 프론트엔드, 한번 설계로 반복 재사용 강조
EE Times는 GreenPAK 제품을 사용하는 설계 엔지니어들이 한 번 설계한 회로를 반복적으로 재사용하는 경향이 있다고 소개했다. 기사는 이러한 재사용성을 GreenPAK 기반 재구성형 아날로그 프론트엔드의 특징으로 제시했다. 제공된 본문은 도입부에 그쳐 구체적인 제품 사양이나 적용 사례는 확인되지 않는다.
비트리, SDP 아키텍처 개발 — AI·영상 경로 분리해 지연 줄인 IP
반도체 설계자산(IP) 기업 비트리가 중소벤처기업부와 중소기업기술정보진흥원이 주관하는 '2026년 스케일업 TIPS'에 선정돼 협약을 체결했다. 비트리는 3년간 R&D 자금을 지원받아 다채널 영상 데이터를 사람용과 AI용으로 분리 처리하는 아키텍처 'SDP(Stream Data Path)'를 개발한다. SDP는 입력 단계부터 사람용 영상 경로와 AI 판단용 경로를 나누고, AI 경로는 메모리를 거치지 않고 직결해 지연을 줄이는 구조다. 운영사인 이앤인베스트먼트는 2024~2025년 비트리에 투자한 바 있다.
MS 코파일럿 러스트 이식, AI 에이전트가 수십 건 회귀 발견
마이크로소프트가 깃허브 코파일럿 등 AI 서비스 공통 런타임을 타입스크립트에서 러스트로 전환했다고 21일 밝혔다. 약 43만 줄의 타입스크립트 코드를 80만 줄 이상의 러스트 코드로 이식하는 작업은 약 14.5주간 진행됐고 135회 이상 배포됐으며 AI 토큰 비용은 약 12만 달러였다. 시험 결과 동일 조건에서 처리 속도가 초당 7.55회에서 120회로, 메모리 사용량은 1383MB에서 126MB로 개선됐다. 마이크로소프트는 AI 에이전트가 코드 작성뿐 아니라 작업 분할과 조율까지 수행했지만, 컴파일 통과가 곧 정확성을 의미하지 않아 수십 건의 회귀가 발생했다고 설명했다.
DRC-Aid, 에이전틱 LLM으로 DRC 위반 자동 수정
퍼듀대학교 연구진이 'DRC-Aid'라는 폐루프 에이전틱 프레임워크를 제안한 기술 논문을 발표했다. 이 프레임워크는 추론 시점 대형언어모델(LLM)을 활용해 로컬 DRC(Design Rule Check) 위반 수정을 검증-루프 탐색 문제로 formulating해 자동화한다. 방대한 기하학적 수정 조합을 제한하기 위해 결정론적 규칙 엔진이 물리적 검증 툴이 보고한 위반 사항을 제한된 기하학적 편집 메뉴로 변환하는 방식이다. 해당 논문은 2026년 7월 arXiv에 프리프린트로 공개됐다.
미시간대 Fengshui, 칩렛 풀과 가속기 설계 동시 최적화
미시간대학교 연구진이 칩렛 생태계와 맞춤형 반도체(BASIC) 설계를 함께 최적화하는 공동설계 프레임워크 'Fengshui'를 제안하는 논문을 발표했다. 이 프레임워크는 칩렛 풀 구성과 애플리케이션 특화 가속기 설계를 동시에 고려해 최적화하는 방식을 다룬다. 논문은 2026년 9월 arXiv에 프리프린트로 공개됐다.
에든버러대, EDA용 LLM 3단계 위계로 정리 — 오케스트레이터가 관건
영국 에든버러대 연구진이 'LLMs in Digital EDA' 논문을 통해 반도체 설계 자동화(EDA)에서 LLM의 역할을 세 단계로 구분했다. 단발성으로 설계 산출물을 생성하는 '제너레이터', 도구 피드백으로 결과를 반복 개선하는 '에이전트', EDA 여러 단계의 결정을 조율하는 '오케스트레이터'로 구분하고 능력이 축적되는 과정을 설명했다. 논문은 현재 모델들이 물리적으로 올바른 하드웨어보다 그럴듯해 보이는 코드를 생성하도록 학습되는 '구문 함정' 문제와, 도구 분절 및 설계 맥락 손실 문제를 지적했다. 연구진은 세 역할 비교를 통해 기존 접근법이 산업용 설계 규모로 확장하기 어렵다며, 표준화되고 물리 인식이 가능한 오케스트레이터로의 전환이 필요하다고 밝혔다.
하이델베르크대, BSS-2 칩렛망으로 뉴로모픽 확장
독일 하이델베르크대학교 연구진이 'BrainScaleS-2(BSS-2)' 신경모방 아키텍처를 칩렛 기반으로 확장하기 위한 통합 연결망 설계에 관한 기술 논문을 발표했다. 논문은 스파이크와 같은 오류 허용 트래픽과 구성 데이터 등 오류 비허용 트래픽을 함께 처리하는 라우팅 칩렛 설계를 제시했다. 이 라우팅 칩렛은 다수의 BSS-2 유닛을 2D 메시 토폴로지로 상호연결할 수 있도록 한다. 해당 내용은 2026년 9월 arXiv 프리프린트로 공개됐다.
아이씨티케이, PUF·PQC 결합 보안칩으로 양자내성암호 전환 지원
아이씨티케이(ICTK)가 지란지교시큐리티와 '큐브릿지(Q-BRIDGE)' 협약을 맺고 공공·금융·기업·교육 분야 양자내성암호(PQC) 전환 사업에서 협력한다고 18일 밝혔다. 양측은 기업과 기관이 보유한 암호 자산을 식별하고 양자 취약성을 분석한다. ICTK는 물리적복제방지기능(PUF)과 PQC를 결합한 보안 반도체를 설계하고, 인증기관(CA)·키관리시스템(KMS)·하드웨어보안모듈(HSM)·VPN 등과 연동해 보안성과 운용성을 검증하며 기술지원과 유지보수도 맡는다.