팀 컬판 기자는 일론 머스크의 테라팹이 2027년 중반 ASML로부터 첫 EUV 리소그래피 장비를 받을 것이라고 보도했다. SemiAnalysis에 따르면 테슬라 기가텍사스 노스캠퍼스에 짓는 개발용 팹 건물은 2027년 말에야 완공되고 장비 반입은 그 이후에 이뤄져, 장비가 한동안 대기 상태로 놓일 것으로 예상된다. 테라팹은 인텔의 14A 공정을 활용할 예정이며, 이 공정은 기존 Low-NA EUV 스캐너와 차세대 High-NA EUV 장비를 모두 사용한다. 머스크는 자유전자레이저(FEL) 광원 방식을 언급한 바 있지만, 테라팹의 1세대 생산은 전통적인 장비에 의존할 것으로 보인다. SpaceX는 2026년 8월 초 텍사스 그라임스 카운티를 테라팹 양산 팹 부지로 선정했으며, SemiAnalysis는 이 양산 팹이 2029년 말 가동을 시작해 2030년 중반 양산 체제에 들어갈 것으로 전망했다.

Tom's Hardware2026-10-14영문 원문

장비·소재·부품

ASML·자이스, 개구수 0.75 하이퍼-NA EUV 노광 연구 발표

Carl Zeiss SMT와 ASML 소속 연구진이 개구수(NA) 0.75 이상의 하이퍼-NA(Hyper-NA) EUV 노광 시스템을 다룬 기술 논문을 발표했다. 이 논문은 현재의 0.55 NA 하이-NA(High-NA) 시스템을 넘어서는 차세대 노광 경로로 하이퍼-NA를 검토했다. 논문은 광학 구조, 해상도 가능성, 레티클 3D 효과, 편광, 기존 EUV 생태계 확장에 필요한 요건 등을 다뤘다. 해당 연구는 2026년 10월 Journal of Micro/Nanopatterning, Materials, and Metrology에 게재됐다.

Semiconductor Engineering2026-10-07영문 원문

장비·소재·부품

JSR, 오창서 EUV용 금속산화물 포토레지스트(MOR) 첫 생산

일본 JSR의 한국법인 JSR마이크로코리아가 9월 30일 청주 오창 외국인투자지역 내 반도체 소재 공장을 준공했다. 이 공장은 극자외선(EUV) 공정용 금속산화물 기반 포토레지스트(Metal Oxide Resist, MOR)의 최종 생산공정을 수행하며, JSR이 처음으로 마련한 EUV MOR 생산거점이다. JSR은 2021년 미국 인프리아를 인수한 뒤 MOR 사업화를 추진해왔다. MOR은 무기물 기반 포토레지스트로 유기물 기반 소재보다 식각 저항이 우수해 노광 공정에서 패턴 무너짐을 줄이고 미세 패턴 구현에 유리하다는 특징이 있다.

디일렉2026-09-30

정책·수출통제·보조금

ASML, 2026년 상반기 유럽 매출 0% — EUV향 첨단 팹 공백

ASML의 프랭크 헴스케르크 공공정책 수석부사장은 네덜란드 방송 De Balie 프로그램에서 2026년 상반기 유럽 매출 비중이 0%라고 밝혔다. 이는 2025년 1%, 2024년 5%, 2023년 4%, 2022년 2%에서 계속 낮아진 수치다. 그는 유럽에 신규 반도체 팹 투자가 이뤄지지 않고 있어 우려스럽다며, 공급 측 투자 유치뿐 아니라 유럽산 반도체에 대한 수요를 조직적으로 만들어야 한다고 말했다. 그는 이 문제를 두고 유럽연합 집행위원장 우르줄라 폰데어라이엔 등과 논의 중이라고 밝혔다. 기사는 인텔 아일랜드 팹, ESMC·인피니언·글로벌파운드리의 드레스덴 팹 등 유럽 내 여러 팹 프로젝트가 진행 중이지만 모두 EUV를 쓰지 않는 성숙 공정용이라는 점도 함께 전했다.

Tom's Hardware2026-09-24영문 원문

파운드리·공정

IMECAS, EUV 없이 3nm급 GAA 구동 — 세부 스펙은 비공개

중국과학원 산하 IMECAS가 EUV 없이 이머전 DUV 리소그래피만으로 적층형 나노시트 게이트올어라운드(GAA) 트랜지스터를 만드는 실험적 공정을 개발해 동작하는 소자를 시연했다고 디지타임스가 보도했다. 국가 주요 특별프로젝트 02의 예톈춘 수석엔지니어는 베이징 IC 월드 콘퍼런스에서 IMECAS가 '초기 공정 통합'을 완료했다고 밝혔다. 시제품 소자의 Ion/Ioff 비율은 각각 9.7×10⁵과 7.6×10⁵로, 게이트 제어가 이뤄졌음을 보여주는 기준치인 5×10⁵를 넘었다. 다만 게이트 피치, 금속 피치, 나노시트 치수, 트랜지스터 밀도, SRAM 밀도 등 다른 3nm급 공정과 비교할 수 있는 세부 수치는 공개되지 않았다. IMECAS는 2020년부터 3nm 이하 노드를 겨냥한 GAA 기술을 개발해왔다고 밝혔다.

Tom's Hardware2026-09-21영문 원문

Intel Puts High-NA EUV into Production, but Stitching Still Has Something to Prove

EE Times2026-09-18영문 원문↗설계·EDA·IP

시놉시스 S-Litho 예측, IBM 하이-NA EUV 실리콘서 검증

시놉시스는 2021년 S-Litho 시뮬레이션으로 22nm 피치 하이-NA EUV 공정에서 수평선과 수직선의 라인엣지러프니스(LER) 차이를 약 0.3nm로 예측했다고 밝혔다. IBM이 2025년 국제 EUV 리소그래피 콘퍼런스와 2026년 Optical and EUV Nanolithography XXXIX에서 발표한 21nm 실리콘 결과는 수직선 LER 1.6nm, 수평선 LER 1.3nm로 나타나 예측된 0.3nm 차이와 일치했다. 저NA EUV에서는 수평선이 더 열악했던 경험 때문에 당시 업계와 장비업체들은 이 예측에 회의적이었으나, 하이-NA EUV에서는 배율 효과가 셰도잉 효과를 압도한다는 S-Litho의 분석이 맞아떨어졌다. 시놉시스는 이 결과가 하이-NA용 Proteus OPC 솔루션 검증에도 활용됐다고 설명했다.

Semiconductor Engineering2026-09-17영문 원문