"HBM5"
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SK하이닉스 HBM5, TSMC CoWoS 검증으로 파트너상 2년 연속
SK하이닉스가 TSMC의 CoWoS 기반 8세대 HBM(HBM5) 검증 협업 성과를 인정받아 올해의 파트너상을 수상했다. 지난해에 이어 2년 연속 수상으로, 회사는 지난 23일(현지시간) 미국 캘리포니아 산타클라라에서 열린 TSMC 오픈 이노베이션 플랫폼(OIP) 컨퍼런스에 참가했다고 28일 밝혔다. CoWoS는 TSMC의 2.5차원(2.5D) 첨단 패키징 기술로, HBM과 그래픽처리장치를 하나의 패키지로 통합하는 데 활용된다.
삼성전자, D0a D램에 B1b 하이브리드 본딩 도입 — HBM5 적용도 검토
삼성전자가 차세대 D램 로드맵을 수정해 웨이퍼투웨이퍼(W2W) 하이브리드 본딩 기술인 'B1b'를 첫 10나노 미만 D램 'D0a'로 편입했다. 기존 D0a로 불리던 수직트랜지스터(VCT) D램은 'D0a-V'라는 별도 명칭으로 분리됐다. B1b는 메모리 셀과 페리 회로를 각각 다른 웨이퍼에서 제조한 뒤 구리 배선을 직접 연결하는 방식으로, CMOS 이미지센서와 고적층 낸드에 이미 적용된 기술이다. 삼성전자는 B1b를 차세대 HBM5(8세대)에도 적용하는 방안을 검토 중이며, B1b 기반 D0a D램의 상용화는 빨라야 2년 후로 추산된다.
삼성, HBM5 성능 목표 공개…HBM4E 대비 2배
삼성전자는 '메모리 임원 서밋'에서 차세대 HBM5의 목표로 HBM4E 대비 성능을 2배로 높이고 전력효율을 20% 개선하겠다고 밝혔다. 최장석 삼성전자 DS부문 상품기획팀장이 이 같은 목표를 발표했다. 톰스하드웨어는 이를 달성하려면 인터페이스 폭을 2048비트에서 4096비트로 넓히거나 핀당 전송속도를 12GT/s에서 24GT/s로 높이는 방안이 거론된다고 분석했다. KAIST와 마벨은 4096비트 인터페이스 가능성을 제시한 바 있으며, 3072비트 인터페이스와 전송속도 소폭 상향을 절충안으로 보는 시각도 있다. TSMC는 AI 가속기가 이번 10년 말까지 패키지당 HBM5·HBM5E 20~24개 구성에 이를 것으로 전망했다.
메모리(DRAM·NAND·HBM)삼성전자 큐브 전략, HBM5·zNAND-O 수직 적층 로드맵
삼성전자가 메모리와 연산장치를 수직으로 쌓아 동일 면적에서 용량을 늘리고 데이터 이동 거리를 줄이는 3D 적층 전략을 공개했다. HBM5에 이어 zHBM, zNAND-O를 독자 개발한다는 계획이다. 최장석 삼성전자 DS부문 메모리사업부 상품기획팀장(상무)은 9월 1일 대만 타이베이에서 열린 '세미콘 타이완 2026' 메모리 이그제큐티브 서밋 기조연설에서 '큐브(CUBE)' 전략을 발표했다. 이 전략은 용량(Capacity), 최적화(Utilization), 대역폭(Bandwidth) 등을 축으로 한다.
삼성전자, 3D 구조로 HBM5 2배·zHBM 8배 성능 승부
삼성전자가 차세대 HBM인 HBM5 성능을 HBM4E 대비 2배로, 이후 세대 zHBM은 HBM4E보다 8배 높이겠다는 전략을 공개했다. 3차원(3D) 구조 혁신을 앞세워 차세대 메모리 주도권을 확보하겠다는 구상이다. 최장석 삼성전자 DS부문 메모리사업부 상품기획팀장(상무)이 9월 1일 대만 타이베이에서 열린 '세미콘 타이완 2026' 메모리 이그제큐티브 서밋 기조연설에서 이 같은 내용을 밝혔다.