CFET

n형과 p형 트랜지스터를 위아래로 겹쳐 쌓는 구조. GAA 다음 세대로 연구되고 있다.

GAA 구조로 채널을 나노시트 형태로 쌓아도 n형과 p형 트랜지스터는 여전히 같은 평면에 나란히 배치되므로, 두 트랜지스터가 차지하는 가로 면적은 줄지 않는다는 한계가 있었다. CFET은 이 한계를 넘기 위해 n형 나노시트 스택과 p형 나노시트 스택을 수직으로 완전히 포개어, 인버터 하나를 이루는 두 트랜지스터를 사실상 같은 발자국(footprint) 안에 넣는 구조다. 위아래 채널을 분리하면서도 하나의 게이트와 콘택 배선으로 양쪽을 함께 제어해야 하므로, 상부와 하부를 별도로 만들어 붙이는 방식과 처음부터 한 번에 쌓아 올리는 방식이 함께 연구된다. 표준 셀 라이브러리나 셀 높이 축소를 다루는 설계 문서, 혹은 차세대 로직 공정 로드맵에서 GAA 다음 단계로 언급되는 것을 볼 수 있다. 흔히 오해하는 지점은 CFET이 GAA를 대체하는 새로운 트랜지스터 원리라고 생각하는 것인데, 실제로는 GAA 나노시트 채널 자체는 그대로 쓰면서 n형과 p형의 배치 방식만 수직으로 바꾼 집적 기법에 가깝다.