IP 코어
IP Core

남이 설계해 둔 회로 블록을 라이선스로 가져다 쓰는 것. CPU·인터페이스·메모리 컨트롤러가 대표적이다.
칩 하나에 들어가는 회로를 처음부터 전부 자체 설계하면 검증에만 오랜 시간이 걸리고 실패 위험도 크기 때문에, 이미 동작이 검증된 회로 블록을 사서 조립하는 방식이 자리잡았다. IP 코어는 RTL 코드 형태로 제공돼 설계팀이 자사 공정에 맞춰 다시 합성하는 '소프트 IP'와, 특정 공정의 배치·배선까지 끝낸 상태로 넘겨받는 '하드 IP'로 나뉘며, 라이선스를 맺은 회사는 이를 자체 설계한 로직과 연결해 하나의 SoC로 완성한다. 소프트 IP는 여러 공정에 이식하기 쉬운 대신 최적화 여지가 남아 있고, 하드 IP는 성능과 면적이 검증돼 있는 대신 특정 공정에 묶인다는 차이가 있다. 현장에서는 팹리스 회사가 신제품 SoC를 기획하면서 프로세서나 인터페이스, 메모리 컨트롤러 같은 블록을 외부에서 라이선스로 들여오고 나머지 차별화 로직만 직접 설계하는 상황, 또는 IP 제공사와의 라이선스 계약이 뉴스에 오르내리는 상황에서 이 용어를 자주 접하게 된다. 흔히 IP 코어를 가져다 쓰면 그 블록의 검증까지 끝난 것으로 오해하기 쉬운데, 실제로는 다른 블록과 한 칩 안에서 결합됐을 때 타이밍이나 전력 특성이 달라질 수 있어 통합 단계의 재검증이 반드시 필요하다.
설계 분야의 다른 용어
EDA입문해설
Electronic Design Automation칩을 설계·검증하는 소프트웨어 묶음. 3개 회사 과점이라 도구 접근 자체가 수출통제의 지렛대가 된다.
PDK중급해설
Process Design Kit특정 공정으로 설계하려면 필요한 규칙·모델·라이브러리 묶음. 파운드리가 제공하며 보통 비공개다.
RTL중급해설
Register Transfer Level레지스터 사이의 데이터 흐름으로 회로를 기술하는 설계 단계. Verilog·VHDL 로 쓴다.
논리합성중급해설
Logic SynthesisRTL 을 실제 게이트 회로로 바꾸는 단계. 여기서 면적·타이밍·전력의 큰 틀이 정해진다.
배치배선중급해설
Place and Route게이트를 칩 위에 놓고 선을 잇는 단계. 물리적 제약이 처음으로 성능에 직접 반영되는 지점이다.
칩렛중급해설
Chiplet큰 칩을 여러 작은 다이로 나눠 만들고 패키지 안에서 잇는 방식. 수율과 재사용성을 함께 얻는다.
테이프아웃입문해설
Tape-out설계를 마치고 제조용 데이터를 팹에 넘기는 시점. 이후 수정은 마스크를 다시 만들어야 해서 비용이 크다.