가격 19품목 · 이력 1일 · 기업 91(국내 50) 추적 중
설계 · 중급

논리합성

Logic Synthesis

RTL 을 실제 게이트 회로로 바꾸는 단계. 여기서 면적·타이밍·전력의 큰 틀이 정해진다.

본문은 아직 없습니다. 한 줄 정의만으로도 쓸모가 있어 먼저 열어 두었습니다. 본문은 작성 후 자기 검증 단계를 거쳐 코드 게이트를 통과해야 게시됩니다.