논리합성

RTL 을 실제 게이트 회로로 바꾸는 단계. 여기서 면적·타이밍·전력의 큰 틀이 정해진다.

RTL은 신호가 클럭마다 어떻게 바뀌는지를 서술한 동작 기술일 뿐, 그 자체로는 어떤 게이트로 어떻게 배선할지 정해주지 않는다. 논리합성 도구는 RTL과 목표 라이브러리의 표준 셀 목록, 타이밍·전력 제약 조건을 입력받아 이를 실제로 존재하는 게이트 조합으로 매핑하고, 그 과정에서 면적을 줄이거나 타이밍을 맞추거나 전력을 낮추는 쪽으로 회로 구조를 바꿔가며 최적화한다. RTL 설계와 시뮬레이션 검증이 끝난 뒤, 배치배선(P&R)으로 넘어가기 전 단계에서 반드시 거치며, 설계자는 이때 나오는 타이밍 위반 보고서를 보고 RTL 코드나 제약 조건을 다시 손보는 일을 반복하게 된다. 흔히 하는 오해는 합성 단계에서 나온 타이밍 결과를 최종 결과로 착각하는 것인데, 이 시점의 배선 지연은 실제 레이아웃이 아니라 추정값에 기반하므로 배치배선 이후 타이밍이 달라지는 경우가 흔하다.