테이프아웃
Tape-out

설계를 마치고 제조용 데이터를 팹에 넘기는 시점. 이후 수정은 마스크를 다시 만들어야 해서 비용이 크다.
설계 데이터를 마스크로 옮겨 실리콘에 새기는 작업 자체가 길고 비싼 공정이기 때문에, 설계팀은 검증이 충분히 끝났다고 판단되는 시점에 데이터를 확정해서 팹으로 넘긴다. 이 시점에 RTL부터 시작된 논리 검증, 타이밍 분석, DRC·LVS 같은 물리 검증을 모두 통과한 최종 GDSII 파일이 마스크 제작 공정으로 전달되며, 이후 설계팀이 손댈 수 있는 부분은 사실상 없어진다. 팀 회의나 일정 문서에서 '테이프아웃 데드라인', '테이프아웃 이후 버그' 같은 표현으로 자주 등장하는데, 이는 그 시점을 기준으로 프로젝트의 남은 리스크와 후속 검증 범위가 달라지기 때문이다. 흔히 테이프아웃을 '제품 완성'으로 오해하지만 실제로는 제조의 시작점일 뿐이며, 이후 패키징과 테스트 단계에서도 얼마든지 결함이 발견될 수 있다. 테이프아웃 후 발견된 결함은 대개 다음 리비전(스테핑)으로 미뤄 소프트웨어 우회나 차기 마스크 수정으로 처리한다.
설계 분야의 다른 용어
EDA입문해설
Electronic Design Automation칩을 설계·검증하는 소프트웨어 묶음. 3개 회사 과점이라 도구 접근 자체가 수출통제의 지렛대가 된다.
IP 코어입문해설
IP Core남이 설계해 둔 회로 블록을 라이선스로 가져다 쓰는 것. CPU·인터페이스·메모리 컨트롤러가 대표적이다.
PDK중급해설
Process Design Kit특정 공정으로 설계하려면 필요한 규칙·모델·라이브러리 묶음. 파운드리가 제공하며 보통 비공개다.
RTL중급해설
Register Transfer Level레지스터 사이의 데이터 흐름으로 회로를 기술하는 설계 단계. Verilog·VHDL 로 쓴다.
논리합성중급해설
Logic SynthesisRTL 을 실제 게이트 회로로 바꾸는 단계. 여기서 면적·타이밍·전력의 큰 틀이 정해진다.
배치배선중급해설
Place and Route게이트를 칩 위에 놓고 선을 잇는 단계. 물리적 제약이 처음으로 성능에 직접 반영되는 지점이다.
칩렛중급해설
Chiplet큰 칩을 여러 작은 다이로 나눠 만들고 패키지 안에서 잇는 방식. 수율과 재사용성을 함께 얻는다.