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시놉시스 S-Litho 예측, IBM 하이-NA EUV 실리콘서 검증

Semiconductor Engineering2026-09-171분 읽기영문 원문

분야 자료 사진 — 칩 다이의 회로 배치 · Martijn Boer · 퍼블릭 도메인 (기사 원문의 사진이 아닙니다)

시놉시스는 2021년 S-Litho 시뮬레이션으로 22nm 피치 하이-NA EUV 공정에서 수평선과 수직선의 라인엣지러프니스(LER) 차이를 약 0.3nm로 예측했다고 밝혔다. IBM이 2025년 국제 EUV 리소그래피 콘퍼런스와 2026년 Optical and EUV Nanolithography XXXIX에서 발표한 21nm 실리콘 결과는 수직선 LER 1.6nm, 수평선 LER 1.3nm로 나타나 예측된 0.3nm 차이와 일치했다. 저NA EUV에서는 수평선이 더 열악했던 경험 때문에 당시 업계와 장비업체들은 이 예측에 회의적이었으나, 하이-NA EUV에서는 배율 효과가 셰도잉 효과를 압도한다는 S-Litho의 분석이 맞아떨어졌다. 시놉시스는 이 결과가 하이-NA용 Proteus OPC 솔루션 검증에도 활용됐다고 설명했다.

이 글에 나온 것

시놉시스 #Synopsys #S-Litho #하이-NA EUV #IBM #리소그래피

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Predicting Silicon Behavior Years Before Test Wafers」

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퀄컴, 대만 EDA기업 아이스타트텍과 계약 — 드래곤윙 수율 개선 도모

퀄컴이 온디바이스 AI용 드래곤윙 시스템온칩(SoC)에 대만 아이스타트텍의 전자설계자동화(EDA) 툴 '스타트-V5'를 도입했다. 지난 6월 라이선스 계약을 체결했으며, 10개월간의 검증 과정을 거쳐 계약이 성사됐다. 계약 기간은 10년 이상으로 파악된다. 업계에 따르면 퀄컴이 대만산 EDA 툴을 도입한 사실이 확인된 것은 이번이 처음이다. 해당 툴은 AI 기반 기술을 활용해 수율을 높이는 데 쓰인다.

디일렉 반도체2026-09-30

OpenAI 잘라페뇨 ASIC, AI 코덱스로 9개월 만에 테이프아웃

OpenAI가 자체 AI 가속기 ASIC '잘라페뇨'의 설계 과정을 공개했다. 리처드 호 OpenAI 하드웨어 총괄에 따르면 기존 IP 없이 처음부터 시작했음에도 RTL 설계부터 테이프아웃까지 9개월, 구상부터 공개까지는 2년이 채 걸리지 않았다. 개발에는 OpenAI 자체 AI 모델인 코덱스와 기존 EDA 도구가 함께 쓰였고, 테이프아웃 전 검증 단계에서는 시높시스 등 기존 EDA 업체 도구도 사용됐다. 호 총괄은 이 방식이 엔지니어를 대체한 것이 아니라 소수의 숙련된 엔지니어의 생산성을 높인 사례라고 설명했다. 잘라페뇨의 B0 스테핑은 초기 A0 스테핑 대비 와트당 성능이 최대 25% 개선됐다.

Tom's Hardware2026-09-30

아라산, 타이베이서 SWI3S 첫 시연 — 모바일·차량용 IP코어 공개

아라산 칩 시스템즈가 2026년 10월 21일 타이베이에서 열리는 MIPI 회원사 모임에서 업계 최초로 MIPI SWI3S 매니저 및 주변장치 IP를 시연한다고 밝혔다. 아라산은 모바일 및 자동차 SoC를 위한 반도체 IP 코어를 제공하는 업체다. 본사는 캘리포니아 산호세에 있으며, 해당 SWI3S IP는 22나노미터 이하의 다양한 파운드리 노드에서 이용할 수 있다고 회사 측은 설명했다.

KIPOST2026-09-30

이매지네이션 E-Series GPU, 엣지용 그래픽·AI 통합 아키텍처

이매지네이션테크놀로지스가 2025년 공개한 E-Series GPU IP는 그래픽, 컴퓨트, AI 연산을 하나의 아키텍처와 소프트웨어 스택으로 묶은 엣지용 GPU IP다. 1GHz 기준 코어당 최대 32 TOPS(Int8) 성능을 내며, 이는 D-Series 대비 4배 높은 연산 성능이라고 밝혔다. 그래픽과 AI 워크로드를 동시에 처리할 수 있어 전용 AI 프로세서의 피크 부하를 분담하는 코프로세서로도 쓸 수 있다. 첫 실리콘은 2026년 말 나올 예정이며, 게이밍·뉴럴 렌더링·언어모델 등에서의 성능 데이터도 함께 공개됐다.

Semiconductor Engineering2026-09-30

Rambus CryptoManager, Caliptra 표준 상용화 지원

Semiconductor Engineering이 소개한 백서는 오픈소스 루트오브트러스트 프레임워크 Caliptra가 데이터센터·AI 인프라의 이기종 프로세서와 가속기, 컨트롤러에 대한 기기 신원, 측정 부트, 원격 증명(attestation)의 공통 기반으로 자리잡고 있다고 설명한다. 백서는 오픈소스 표준을 인증 가능한 상용 수준 배포로 전환하는 과정의 과제를 다룬다. 이어 Rambus의 CryptoManager Root of Trust가 Caliptra 사양과 함께 사용되며 Caliptra 생태계 정합성과 상표를 유지하면서 SoC 전반으로 신뢰를 확장하는 방식을 설명한다.

Semiconductor Engineering2026-09-30

AI SoC 인터페이스 IP, PCIe·HBM·CXL 검증 전략 백서

반도체 전문매체 Semiconductor Engineering이 AI SoC의 PCIe, CXL, 이더넷, HBM, USB, UFS 등 인터페이스 검증을 다룬 백서를 소개했다. 백서는 인터페이스 IP와 PHY 통합, 검증 IP가 프로토콜 준수와 상호운용성 확보에 필수적이라고 설명한다. 에뮬레이션·프로토타이핑 기반 하드웨어 지원 검증이 실리콘 이전 단계에서 드문 프로토콜 오류와 장시간 결함을 찾아내는 데 활용된다고 밝혔다. 또한 가상 모델과 트랜잭션 레벨 플랫폼을 통해 하드웨어와 소프트웨어 개발을 병행할 수 있다고 소개하며, 아키텍처 탐색부터 실리콘 이후 검증까지 이어지는 지속적 검증 전략의 모범 사례를 제시한다.

Semiconductor Engineering2026-09-30

피지컬 AI, 엣지 반도체 설계에 실시간 제약 요구

반도체 전문지 Semiconductor Engineering이 물리적 환경에서 감지·판단·행동을 수행하는 '피지컬 AI' 시스템의 설계 원칙을 다뤘다. 이런 시스템은 중앙집중형 AI 인프라와 달리 지연시간, 전력, 열, 신뢰성, 환경 조건 등의 제약 속에서 실시간으로 동작해야 한다고 설명했다. 센서 데이터의 수집·처리·해석·행동으로 이어지는 순환 구조를 유지하려면 메모리, 연산, 통신, 입출력 자원의 예측 가능한 동작이 필요하다. 많은 피지컬 AI 시스템은 중앙 인프라에 즉시 의존할 수 없어 엣지에서 직접 실행되며, 이는 메모리 인터페이스, 인터커넥트, I/O 서브시스템, 다이 간 연결 등 실리콘 수준의 설계 결정으로 구현된다고 밝혔다.

Semiconductor Engineering2026-09-30

키사이트, 차량용 AI 검증 백서 — ADAS 안전성 평가 방법론 제시

키사이트가 자율주행·ADAS 시스템의 AI 검증을 다룬 백서를 공개했다. 인지 오류가 후속 기능으로 조용히 전파돼 안전에 영향을 줄 수 있다는 점을 지적하며, 모호한 장면·도메인 변화·희귀 엣지케이스·센서 이상 등 개방적이고 동적인 환경에서 이 위험이 커진다고 설명했다. 백서는 설명가능성, 강건성, AI 어슈어런스가 왜 필요한지와 기존 AI 검증 방식의 한계를 다룬다. 대안으로 기능·시스템·도메인 3개 계층을 아우르는 전방위적 AI 검증 접근법을 제시했다.

Semiconductor Engineering2026-09-30