EE Times는 소프트웨어 전문가 크리스 래트너의 발언을 소개했다. 그는 AI 반도체 기업들에게 AI 코딩 에이전트가 매력적인 제안으로 받아들여지고 있다고 설명했다. 새로운 하드웨어에서 모델을 구동하기 위한 저수준 커널을 생성하고 성능을 최적화하는 작업을 코딩 에이전트가 대신할 수 있다는 기대가 있다는 것이다. 다만 래트너는 이러한 AI 코드 생성이 소프트웨어 엔지니어링 전반의 문제를 해결해주지는 못한다고 지적했다.
이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: EE Times 「Chris Lattner: AI Code Generation Doesn’t Solve Software Engineering」
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퀄컴이 삼성 파운드리와 서버급 테스트 칩을 공동 개발했던 미국 반도체 IP 스타트업 아키아나를 인수했다. 아키아나는 차세대 오픈소스 CPU 아키텍처인 RISC-V 기반 설계자산을 보유한 업체다. 라빈 수구마르 아키아나 창업자 겸 CEO는 자신의 링크드인을 통해 아키아나의 IP와 팀이 퀄컴 내에서 새로운 보금자리를 찾게 됐다고 밝혔다. 업계에서는 이번 인수를 퀄컴이 자체 CPU 코어 개발과 RISC-V 포트폴리오 확장을 가속하려는 행보로 보고 있다.
노타는 자사 AI 최적화 플랫폼 넷츠프레소가 Arm의 'Arm AI 모델 옵티마이저' 기반 기술로 적용돼 미국 산호세 'Arm 크리에이트 2026' 워크숍 실습에 활용됐다고 밝혔다. 이 도구는 Arm의 개발자 지원 플랫폼 'Arm AI 포털'에서 제공되며, 양자화와 그래프 최적화 기술로 AI 모델의 메모리 사용량과 연산량을 줄여 기기 내 실행을 돕는다. 워크숍에서는 글로벌 개발자들이 자신의 모델을 Arm 기반 하드웨어에 맞게 최적화하고 결과를 비교하는 실습을 진행했다. 해당 도구는 현재 정식 출시 전 '얼리 액세스' 형태로 제공되고 있으며, 노타는 개발자 피드백을 반영해 기능을 개선할 계획이라고 설명했다.
미국 아르곤국립연구소와 일리노이대(UIUC) 어바나-샴페인 캠퍼스 연구진이 'Agentic AI for Heterogeneous System Design Across Chip, Scale-Up, and Scale-Out Domains'라는 논문을 공개했다. 이들은 LLM 기반 플래너가 시스템 설계 문제를 칩, 스케일업, 스케일아웃 하위 문제로 나누고 각각을 전문 에이전트가 처리하는 계층적 멀티에이전트 프레임워크 'ArchAgent'를 제시했다. 논문은 GPU·데이터플로우 프로세서·RISC-V 가속기 등 컴퓨팅 아키텍처, HBM·GDDR·SRAM 등 메모리 기술, NVLink·UALink·Infinity Fabric·Infi니band·Slingshot·Ultra Ethernet 등 인터커넥트를 포함한 설계 공간이 너무 넓어 수작업 탐색이 어렵다고 지적했다. LLM 학습, LLM 서빙, AI 결합 HPC 워크로드 전반에서 최적인 단일 아키텍처는 없다고 밝혔다. 해당 연구는 2026년 10월 arXiv 프리프린트로 공개됐다.
가온칩스가 한국항공우주산업(KAI)이 주관하는 차세대 무인체계용 AI 반도체 개발 과제에 공동연구개발기관으로 참여한다. 이 사업은 산업통상부가 지원하는 'K-온디바이스 AI반도체 기술개발사업'의 공중 무인플랫폼 세부과제이며, 주관기관은 수퍼게이트다. 개발 대상은 차세대 소모성 공중 무인기에 탑재되는 AI용 시스템온칩(SoC)으로, 여러 기능을 하나의 칩에 통합한 반도체다. 통신이 원활하지 않거나 제한된 작전 환경에서도 무인기가 외부 지원 없이 기기 자체에서 AI 연산을 수행할 수 있도록 설계된다.
임베디드 메모리가 AI 및 HPC SoC에서 전체 다이 면적의 절반 이상을 차지하며 대역폭, 지연시간, 에너지 효율을 제약하는 요인으로 지목됐다. 시놉시스는 게이트올어라운드(GAA) 소자와 후면전력공급망(BSPDN) 기술로의 전환에 맞춰 임베디드 메모리 IP를 디바이스 인식 아키텍처, 전력 최적화 설계, 구성 가능한 컴파일러로 대응한다고 밝혔다. 백서는 인텔 18A 공정에서 제작한 SRAM 및 레지스터 파일 테스트칩의 실리콘 결과를 제시했으며, 밀도는 5~10% 개선됐고 등전력(ISO-power) 성능은 최대 약 4% 향상됐다고 설명했다. 인텔의 리본펫(RibbonFET)과 파워비아(PowerVia) 기술이 PPA 개선과 첨단 공정 통합 리스크 감소에 기여한다고 덧붙였다.
Calibre DesignEnhancer Via(DE-Via)는 물리설계 단계에서 비아 저항, 일렉트로마이그레이션, 라우팅 밀도 문제에 대응해 추가 비아를 자동으로 삽입하는 EDA 툴이다. DRC 클린을 유지하면서 설계 초기 단계에 비아 안정성을 확보하는 시프트레프트 방식을 적용해 후반 사인오프 단계의 반복 작업을 줄인다. 쇼트 발생 가능 영역을 식별해 해당 구역에는 비아를 삽입하지 않음으로써 생산성과 미해결 이슈에 대한 가시성을 유지한다. 기존 설계 플로우와의 통합도 지원한다.
깃허브 마틴 우드워드 개발자 관계 부문 부사장은 AI 시대의 차세대 개발자 인터페이스로 '앰비언트 인텔리전스'를 제시했다. AI 에이전트가 작업 계획과 실행, 검증을 맡고 개발자는 방향 설정과 결과 검토·통제에 집중하는 구조다. 깃허브 코파일럿 코딩 에이전트는 이슈를 받아 격리된 환경에서 작업한 뒤 결과를 풀 리퀘스트로 제출해 개발자가 반영 여부를 검토하도록 한다. 우드워드 부사장은 입력 방식(모달리티), 실행 체계(하네스), 통제 수단(컨트롤 플레인) 세 계층이 통제권을 내주지 않으면서 연결돼야 한다고 설명했다. 깃허브는 로지텍과 약 18개월간 협력해 물리 키패드로 코파일럿 세션을 호출하는 방안도 함께 소개했다.
삼성디스플레이가 특허관리전문기업(NPE) 네오레이어가 보유한 미국 특허에 대해 미국 특허청에 결정계 재심사(EPR)를 연이어 청구했다. 9~10월 청구한 특허 3건(8,330,358·8,674,365·11,088,129)에 8월 청구분 2건을 더해 재심사 대상 특허가 총 5건으로 늘었다. 이는 네오레이어가 2025년 12월 삼성전자를 상대로 첫 특허침해소송을 제기할 때 사용한 특허 6건 중 5건에 해당한다. 네오레이어는 삼성전자 외에 고객사 에이수스, 경쟁사 BOE를 상대로도 특허소송을 진행 중이어서 이번 재심사 결과는 두 회사에도 영향을 줄 수 있다. 네오레이어가 사용한 특허는 2025년 7월 대만 AUO에서 매입한 특허 101건에 포함된 것이다.