EE Times는 위성 탑재체 설계자들이 크기·무게·전력(SWaP) 제약 속에서 더 큰 용량과 넓은 커버리지, 유연성을 요구받고 있다고 전했다. 이에 따라 위상배열 안테나에 쓰이는 고집적 다중빔 빔포머가 대안으로 제시되고 있다고 설명했다. 기사는 위상배열 안테나 관련 설명을 이어가는 도입부로, 구체적인 제품 사양이나 수치는 제시되지 않았다.
이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: EE Times 「Highly Integrated Multibeam Beamformers Offer SWaP Benefits for Payload Phased Array Antennas」
EE Times 원문 보기 ↗반도체 설계 전문지 Semiconductor Engineering은 엣지 AI 칩 설계 성능이 NPU의 최대 TOPS 수치보다 메모리 대역폭, 지연시간, 전력, 보안 등 시스템 전반의 효율성에 더 좌우된다고 보도했다. 임지네이션 테크놀로지스의 롭 피셔는 CPU와 NPU가 점차 GPU와 유사해지며 셋이 수렴하고 있어 SoC 전체 설계에 영향을 준다고 말했다. 인피니언, 케이던스, 지멘스 EDA, 램버스 관계자들은 빠르게 변화하는 AI 모델과 긴 반도체 개발 주기 사이의 시차 때문에 하드웨어-소프트웨어 공동설계, 이기종 컴퓨팅, 확장 가능한 메모리, 보안 내재화가 중요해지고 있다고 설명했다. 램버스의 폴 카라주바는 칩 설계 주기가 제품 출시보다 1년 이상 앞서기 때문에 설계 당시 가정했던 모델과 메모리·전력 조건이 바뀔 수밖에 없다고 지적했다.
자동차 업계가 AI 정의 차량(AIDV) 구현을 위해 컴퓨팅·메모리·검증 체계를 재설계하고 있다. 완성차업체들은 대형 중앙 프로세서에 집중하는 방식과 특화 컴퓨트를 분산 배치하는 방식 중 서로 다른 전략을 택하고 있다고 Arteris의 Michal Siwinski는 전했다. 카메라·레이더의 원시 데이터 처리로 메모리, 인터페이스, 차량 내 네트워크, 전력 효율에 대한 요구가 커지고 있다. Rambus의 Paul Karazuba는 AI 정의 차량이 소프트웨어 정의 차량과 달리 AI가 실시간으로 데이터를 해석하고 행동을 조정한다는 점에서 차이가 있다고 설명했다. Infineon의 Paula Jones는 이러한 전환이 차량용 마이크로컨트롤러, 이더넷, 센서 등을 공급하는 반도체 기업에 새로운 기회가 될 것이라고 말했다.
엣지 AI가 소비자·산업·자동차·의료 기기 전반으로 확산되며 데이터 생성 지점 근처에서 실시간으로 처리·판단하는 역할이 커지고 있다. 시멘스 EDA의 사티시 발라수브라마니안은 심박을 추적하는 스마트워치, 보일러 압력을 모니터링하는 산업용 제어장치, 자동차의 라이다·레이더·카메라, 수술 로봇 팔 등을 엣지 기기의 예로 들었다. 케이던스의 윌리엄 첸은 엣지 AI 인프라가 통신 노드, 산업용 게이트웨이, 엔터프라이즈 서버, 스마트 빌딩 컨트롤러에서 로컬 추론을 가능하게 하며, 센서에서 수집한 대용량 데이터를 현장에서 먼저 처리해 대역폭과 지연시간을 줄여야 한다고 설명했다. 발라수브라마니안은 디지털 스레드, 제품수명주기관리(PLM), 실리콘수명주기관리(SLM)를 통한 통합 관리 체계가 필요하다고 덧붙였다.
Caliptra는 데이터센터용 반도체를 위한 오픈소스 실리콘 Root of Trust 아키텍처로, 기기 식별과 측정 부팅, 원격 증명을 위한 공통 메커니즘을 제공한다. 여러 클라우드 및 반도체 기업이 이를 지지하면서 공급업체 간 신뢰 기준을 맞추는 수단으로 주목받고 있으며, 일부 클라우드 사업자는 공급사에 Caliptra 상표 적합성 구현을 요구하고 있다. 업계에서는 Caliptra 채택 결정 이후에도 SoC 전반으로 신뢰를 확장하고, 암호화 서비스를 소프트웨어에 노출하며, 보안 프로비저닝과 수명주기 관리 정책을 수립하는 등 실제 배포 과정에 많은 과제가 남아 있다고 설명한다. 또한 Root of Trust가 단순한 보안 앵커를 넘어 플랫폼 전반의 보안 정책과 신뢰 관계를 조율하는 '보안 오케스트레이터' 역할로 확장되고 있다는 흐름도 소개된다.
Semiconductor Engineering은 AI 모델 학습을 위해 자체 맞춤형 칩을 설계하는 기업이 늘고 있지만, ASIC 하나를 설계하려면 1,000 엔지니어-월 이상의 작업이 필요할 정도로 여전히 난이도가 높다고 전했다. 기사는 1980~2000년대 EDA 툴과 HDL(Verilog) 등장으로 로직 합성 및 배치·라우팅 생산성이 크게 높아졌다고 설명한다. 이후 설계 병목은 아키텍처·로직 단계에서 기능검증 단계로 옮겨갔으며, 현재 기능검증은 전체 칩 개발 공정의 60~70%를 차지한다고 밝혔다. 검증은 시뮬레이션, 포멀 검증, 에뮬레이션 등 다단계·다방법 프로세스로 확장되었다고 설명했다.
Semiconductor Engineering은 반도체 보안을 기능안전과 별개의 과제로 다루며, 설계 단계부터 양산·필드 배치까지 전 생애주기에서 발생할 수 있는 위협을 짚었다. 설계 단계의 하드웨어 트로이목마 삽입, 제조 단계의 웨이퍼 프로빙을 통한 역설계 노출, 필드 단계의 사이드채널 누설과 레이저·전자기파·전원 글리칭을 통한 결함 주입 등이 거론됐다. 이를 막기 위해 보안 요구사항 정의, 검증된 보안 IP 활용, 정적·정형·시뮬레이션 기법을 결합한 검증, 레이아웃·등가성 검사·정적 타이밍 분석을 포함한 구현 단계까지 EDA 도구가 전 과정에 걸쳐 필요하다고 설명했다. 설계팀과 검증팀이 함께 보안 검증 계획을 세워 개인정보를 담은 레지스터나 보안 블록 접근점 등 취약 지점을 식별하는 절차도 소개됐다.
칩렛 기반 설계에서는 UCIe 3.0을 통해 PCIe 8.0 트래픽이 다이 경계를 넘어 전달되는데, PCIe와 UCIe가 각각 독립된 링크 상태머신·전력관리·리셋·복구 절차를 갖고 있어 이를 하나의 시스템으로 조율해야 하는 문제가 발생한다. 저전력 진입이나 리셋 요청 시 UCIe 스택이 상대 다이와 조율하며 트래픽을 멈추고 완료를 보고해야 하는데, 타이밍이나 상태 보고가 어긋나면 완료 타임아웃, 트래픽 손실, 비규격 동작이 생길 수 있다. 이런 오류는 PCIe나 UCIe 각각의 단독 검증으로는 원인을 특정하기 어렵다. Siemens의 Avery PCIe·UCIe VIP는 양쪽 다이와 경계를 포괄하는 프로토콜 인지형 검증 환경을 제공해 전력관리, 리셋, 복구, 트랜잭션 순서, 오류 처리, 계층 간 디버그를 실리콘 제작 전에 검증할 수 있게 한다고 설명한다.
Imagination이 PowerVR GPU 기반 거대언어모델(LLM) 추론 가속을 다루는 2부작 블로그의 첫 편을 공개했다. 이번 글은 LLM 추론이 프리필(Prefill)과 디코드(Decode) 두 단계로 나뉜다는 점을 설명하고, 각 단계 성능을 나타내는 지표인 첫 토큰 생성 시간(TTFT)과 토큰 간 지연시간(ITL)을 소개했다. 프리필 단계는 행렬-행렬 곱셈 연산으로 GPU의 연산 처리량에 좌우되고, 디코드 단계는 KV 캐싱을 활용한 행렬-벡터 곱셈으로 GPU 메모리 대역폭에 의존한다고 밝혔다. 다음 편에서는 Llama.cpp 추론을 Imagination GPU에 효율적으로 구현하는 작업을 다룰 예정이라고 전했다.