LLM, 칩 설계 생산성 해법으로 — 검증이 핵심 병목으로 부상

Semiconductor Engineering은 AI 모델 학습을 위해 자체 맞춤형 칩을 설계하는 기업이 늘고 있지만, ASIC 하나를 설계하려면 1,000 엔지니어-월 이상의 작업이 필요할 정도로 여전히 난이도가 높다고 전했다. 기사는 1980~2000년대 EDA 툴과 HDL(Verilog) 등장으로 로직 합성 및 배치·라우팅 생산성이 크게 높아졌다고 설명한다. 이후 설계 병목은 아키텍처·로직 단계에서 기능검증 단계로 옮겨갔으며, 현재 기능검증은 전체 칩 개발 공정의 60~70%를 차지한다고 밝혔다. 검증은 시뮬레이션, 포멀 검증, 에뮬레이션 등 다단계·다방법 프로세스로 확장되었다고 설명했다.

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