PCIe 오버 UCIe, 칩렛 경계 전력·리셋 검증 쟁점

칩렛 기반 설계에서는 UCIe 3.0을 통해 PCIe 8.0 트래픽이 다이 경계를 넘어 전달되는데, PCIe와 UCIe가 각각 독립된 링크 상태머신·전력관리·리셋·복구 절차를 갖고 있어 이를 하나의 시스템으로 조율해야 하는 문제가 발생한다. 저전력 진입이나 리셋 요청 시 UCIe 스택이 상대 다이와 조율하며 트래픽을 멈추고 완료를 보고해야 하는데, 타이밍이나 상태 보고가 어긋나면 완료 타임아웃, 트래픽 손실, 비규격 동작이 생길 수 있다. 이런 오류는 PCIe나 UCIe 각각의 단독 검증으로는 원인을 특정하기 어렵다. Siemens의 Avery PCIe·UCIe VIP는 양쪽 다이와 경계를 포괄하는 프로토콜 인지형 검증 환경을 제공해 전력관리, 리셋, 복구, 트랜잭션 순서, 오류 처리, 계층 간 디버그를 실리콘 제작 전에 검증할 수 있게 한다고 설명한다.

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