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패키징·후공정

퀄컴, 화웨이 LogicFolding 특허 라이선스 체결

Tom's Hardware2026-10-071분 읽기영문 원문
분야 자료 사진 — 와이어 본딩 장비 · Manfreeed · 퍼블릭 도메인 (기사 원문의 사진이 아닙니다)

퀄컴이 화웨이의 칩 적층 기술 'LogicFolding'을 뒷받침하는 특허에 대해 라이선스 계약을 체결했다고 블룸버그가 보도했다. 이 기술은 하이실리콘 기린 9050 프로에 적용돼 거의 모든 블록을 두 개의 다이로 나눠 본딩하는 방식이다. 양사의 다년간 크로스라이선스 계약은 5G 기기, AI 서비스, 광통신·네트워크 등을 포괄하며, 퀄컴은 컴퓨팅·AI·네트워킹 분야의 화웨이 미국 특허도 별도로 매입할 계획이라고 밝혔다. 계약은 아직 승인 절차가 남아 있으며, 블룸버그에 따르면 퀄컴이 화웨이에 특허 사용료를 지급하는 것은 이번이 처음이다. 보도는 LogicFolding이 중국의 EUV 노광장비 접근 제한을 우회해 데이터 전송 속도를 높이기 위한 방식이라고 설명했다.

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퀄컴#퀄컴#화웨이#LogicFolding#하이브리드본딩#특허라이선스

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Tom's Hardware 「Qualcomm will license patents behind Huawei’s LogicFolding chip architecture, report says」

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전체 뉴스

실리콘 포토닉스 열관리, CPO 신뢰성 핵심 과제로 부각

Semiconductor Engineering이 디자인오토메이션콘퍼런스(DAC)에서 신시사이즈 업체 신옵시스, 실바코, 빈치, 키사이트 EDA, 지멘스 EDA 전문가들과 진행한 비공개 좌담회 내용을 보도했다. 전문가들은 포토닉스가 데이터 이동 에너지를 줄일 수 있지만 열 민감성과 기계적 스트레스를 사전에 충분히 이해해야 한다고 지적했다. 공동패키징 광학(CPO)은 EIC와 PIC를 패키지 안으로 가져와 열을 격리하려 하지만, 과도(transient) 상태의 열 거동을 함께 시뮬레이션하지 못하면 광학적 신뢰성을 보장하기 어렵다고 설명했다. 실리콘 포토닉스는 아날로그 소자 특성상 DC 전류가 계속 흘러 줄열이 많이 발생하며, 다수의 히터를 배치할 때 핫스팟을 피하면서 성능을 맞추는 것이 과제로 꼽혔다. 또한 칩을 얇게 만들어 휘어짐을 줄이면 오히려 방열 능력이 떨어질 수 있다는 우려도 제기됐다.

Semiconductor Engineering2026-10-07

서울대·연세대, 멤리스터-TFT 3D 집적형 리저버컴퓨팅 소자 구현

서울대학교와 연세대학교 공동 연구팀이 멤리스터와 박막트랜지스터(TFT)를 모놀리식 3차원으로 집적한 리저버컴퓨팅(저장소컴퓨팅) 소자에 관한 연구 결과를 네이처 커뮤니케이션즈에 발표했다. 연구팀은 Ru/HfO2/TiN 구조의 멤리스터와 In2O3 채널 TFT를 수직으로 결합해, TFT가 멤리스터의 전도도 변화 동역학을 조절하도록 했다. 기존 하드웨어 리저버는 소재 고유의 이완 시간에 의해 동작 속도가 고정되거나 제한적으로만 조절되는 한계가 있었는데, 이번 소자는 전기적 신호로 넓은 시간 범위에 걸쳐 시간적 동역학을 프로그래밍할 수 있다는 점이 특징이다.

Semiconductor Engineering2026-10-06

제이앤티씨, TGV 구리충진 속도 단축 — 글라스코어 양산 채비

제이앤티씨가 유리관통전극(TGV) 공정에서 구리 충진 속도를 크게 높이는 유리기판 핵심기술을 개발했다. 기존 최대 하루가 걸리던 충진 시간을 분 단위로 줄이는 데 성공했으며, 미국 반도체 고객사의 제품 검증도 마쳤다. 이번 기술은 510×515mm 크기, 2mm 두께 TGV 유리기판에 적용됐는데, 기존 업계에서는 0.8~1.1mm 두께 유리 기판을 사용해온 것으로 전해졌다. 제이앤티씨는 내년부터 글라스코어 양산 공급을 시작할 계획이다.

디일렉2026-10-06

코파, 언더필 국산화 성공 — AI반도체 패키징 소재 퀄테스트

국내 소재 스타트업 코파가 반도체 칩과 기판 사이 공간을 채우는 접착소재인 언더필을 개발해 주요 패키징기업과 품질평가에 들어갔다. 언더필은 머리카락(30~80㎛)보다 얇은 틈을 채우는 액상 소재로, 그동안 일본과 독일 기업이 시장을 독점해 왔다. 코파는 품질평가 결과에 따라 이르면 연내 초기 양산을 시작할 계획이며, 이후 HBM용 언더필로도 사업을 확장할 방침이다.

전자신문2026-10-06

삼성전기, 한미반도체 MSVP 장비 도입 — 패키지 절단·검사 공정

한미반도체는 삼성전기에 '마이크로 쏘&비전 플레이스먼트(MSVP)' 반도체 장비를 공급한다고 6일 공시했다. MSVP는 반도체 패키지를 정밀하게 절단하는 마이크로 쏘와, 세척·건조 후 비전 검사 및 선별·적재를 수행하는 비전 플레이스먼트가 결합된 반도체 후공정 필수 장비다. 이 장비는 D램과 낸드플래시, HBM은 물론 시스템반도체, 인쇄회로기판 공정에도 활용된다.

전자신문2026-10-06

실리콘 포토닉스, JEDEC 신뢰성 표준 등장 — CPO 상용화 탄력

JEDEC이 실리콘 포토닉스 분야 첫 신뢰성 표준인 'JESD264'를 발표했다. 이 표준은 모듈레이터, 광다이오드, 도파로 등 구성요소 검증과 제조 공정 요구사항을 포함한다. 미안 쿠두스 JEDEC 의장은 이 표준이 실리콘 포토닉스 기술의 광범위한 도입에 필요한 신뢰성 기반을 구축하고 업계 협력을 강화할 것이라고 말했다. 삼성전자, TSMC, 인텔 등은 실리콘 포토닉스 기술을 연구개발 중이며, 삼성전자는 1분기 실적발표에서 파운드리사업부가 광통신 모듈 업체 수주에 성공해 사업 기반을 확보했다고 밝혔다. 실리콘 포토닉스의 유망한 적용처로는 광통신 모듈을 반도체 패키지와 가깝게 배치하거나 내부에 집적하는 공동패키징형광학(CPO)이 꼽힌다.

ZDNet Korea2026-10-05

ATE 소부장 업계, 대면적 규격 개발 — 칩렛 패키징 대응 가속

이종집적(칩렛) 구조 적용이 확산되면서 다이와 기판 크기가 커지고 있다. 이에 따라 자동화검사장비(ATE) 관련 소재·부품·모듈을 만드는 기업들이 대면적 규격 제품 개발에 속도를 내고 있다. 업계에 따르면 AI 가속기 등 AI·데이터센터용 칩의 성능 향상과 칩렛 구조 적용이 본격화되며 반도체 소자부터 패키징까지 물리적 크기가 전반적으로 커지고 있다. 칩렛은 기능별로 나눠 만든 여러 개의 다이를 하나의 패키지로 묶는 방식이다.

디일렉2026-10-05

어플라이드·베시, EPIC 센터서 하이브리드 본딩 협력 확대

어플라이드 머티어리얼즈는 반도체 후공정 장비업체 베시가 자사 EPIC 센터에 혁신 파트너로 합류한다고 밝혔다. 이는 2020년 시작된 양사 공동 개발 프로그램의 연장으로, 다이 투 웨이퍼 하이브리드 본딩 플랫폼과 열압착 본딩(TCB), 패널 규모 집적 등 차세대 3D IC 스케일링과 로직·메모리 집적 기술로 협력 범위를 넓힌다. 양사는 2020년 싱가포르 어플라이드 첨단 패키징 개발 센터에 공동 CoE를 설립해 업계 최초의 다이 투 웨이퍼 하이브리드 본딩 통합 시스템 '키넥스'를 개발한 바 있다. 게리 디커슨 어플라이드 CEO와 리처드 블릭먼 베시 CEO는 이번 협력 확대로 인터커넥트 기술 전반에서 로드맵을 조기에 파악하고 패키징 전체 공정을 공동 최적화할 수 있을 것이라고 밝혔다.

ZDNet Korea2026-10-02