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퀘이드릭 키메라, CPU·DSP·NPU 툴체인 분절 단일화

Semiconductor Engineering2026-09-151분 읽기영문 원문

분야 자료 사진 — GPU 다이 사진 · Fritzchens Fritz · CC0 (기사 원문의 사진이 아닙니다)

Semiconductor Engineering은 엣지 AI SoC에서 CPU·DSP·NPU 세 프로세서를 함께 쓸 경우 툴체인·바이너리 포맷·디버거가 각각 따로 필요해지고, 연산자 미지원 시 다른 코어로 조용히 우회 처리되는 등 통합 단계에서 문제가 발생한다고 지적했다. 퀘이드릭의 키메라(Chimera)는 매트릭스·벡터·스칼라 연산을 하나의 소프트웨어 제어 코어에서 처리하는 범용 신경망처리장치(GPNPU)로, 코어 간 파티셔닝이나 핸드오프 없이 단일 툴체인과 단일 바이너리 포맷, 단일 디버거만으로 개발이 가능하다고 설명했다. 모델은 ONNX 등 표준 포맷으로 임포트하고, 표준 연산자에 없는 커스텀 연산은 C++로 작성해 동일한 컴파일 환경에서 처리한다.

이 글에 나온 것

#Quadric #Chimera #GPNPU #엣지AI #프로세서IP

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「One Processor, One Toolchain」

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딥시크·화웨이, 어센드용 오픈소스 AI 툴 공개 — CUDA 의존 탈피 추진

딥시크가 화웨이와 함께 개발한 오픈소스 프로그래밍 도구를 어센드 AI 칩용으로 공개했다. 공개된 도구에는 행렬연산을 처리하는 DeepGEMM-Ascend, 칩 간 통신을 담당하는 DeepEP-Ascend, 고수준 프로그래밍 언어 TileLang의 어센드 950 네이티브 지원이 포함된다. 두 회사는 어센드 950 칩 128개로 구성된 슈퍼노드 시스템에서 연산과 통신을 최적화하는 작업도 함께 진행했다. 이 도구들은 화웨이의 기존 CANN 소프트웨어 플랫폼을 기반으로 하며, 딥시크는 TileLang이 엔비디아 CUDA보다 단순한 프로그래밍 모델을 제공한다고 설명했다.

Tom's Hardware2026-10-01

엣지 AI 설계, NPU TOPS보다 메모리·보안이 관건

반도체 설계 전문지 Semiconductor Engineering은 엣지 AI 칩 설계 성능이 NPU의 최대 TOPS 수치보다 메모리 대역폭, 지연시간, 전력, 보안 등 시스템 전반의 효율성에 더 좌우된다고 보도했다. 임지네이션 테크놀로지스의 롭 피셔는 CPU와 NPU가 점차 GPU와 유사해지며 셋이 수렴하고 있어 SoC 전체 설계에 영향을 준다고 말했다. 인피니언, 케이던스, 지멘스 EDA, 램버스 관계자들은 빠르게 변화하는 AI 모델과 긴 반도체 개발 주기 사이의 시차 때문에 하드웨어-소프트웨어 공동설계, 이기종 컴퓨팅, 확장 가능한 메모리, 보안 내재화가 중요해지고 있다고 설명했다. 램버스의 폴 카라주바는 칩 설계 주기가 제품 출시보다 1년 이상 앞서기 때문에 설계 당시 가정했던 모델과 메모리·전력 조건이 바뀔 수밖에 없다고 지적했다.

Semiconductor Engineering2026-10-01

AI 정의 차량, 중앙집중형과 분산형 컴퓨팅 아키텍처 경쟁

자동차 업계가 AI 정의 차량(AIDV) 구현을 위해 컴퓨팅·메모리·검증 체계를 재설계하고 있다. 완성차업체들은 대형 중앙 프로세서에 집중하는 방식과 특화 컴퓨트를 분산 배치하는 방식 중 서로 다른 전략을 택하고 있다고 Arteris의 Michal Siwinski는 전했다. 카메라·레이더의 원시 데이터 처리로 메모리, 인터페이스, 차량 내 네트워크, 전력 효율에 대한 요구가 커지고 있다. Rambus의 Paul Karazuba는 AI 정의 차량이 소프트웨어 정의 차량과 달리 AI가 실시간으로 데이터를 해석하고 행동을 조정한다는 점에서 차이가 있다고 설명했다. Infineon의 Paula Jones는 이러한 전환이 차량용 마이크로컨트롤러, 이더넷, 센서 등을 공급하는 반도체 기업에 새로운 기회가 될 것이라고 말했다.

Semiconductor Engineering2026-10-01

시멘스EDA·케이던스, 엣지 AI 칩 설계에 보안·전력·메모리 요건 강조

엣지 AI가 소비자·산업·자동차·의료 기기 전반으로 확산되며 데이터 생성 지점 근처에서 실시간으로 처리·판단하는 역할이 커지고 있다. 시멘스 EDA의 사티시 발라수브라마니안은 심박을 추적하는 스마트워치, 보일러 압력을 모니터링하는 산업용 제어장치, 자동차의 라이다·레이더·카메라, 수술 로봇 팔 등을 엣지 기기의 예로 들었다. 케이던스의 윌리엄 첸은 엣지 AI 인프라가 통신 노드, 산업용 게이트웨이, 엔터프라이즈 서버, 스마트 빌딩 컨트롤러에서 로컬 추론을 가능하게 하며, 센서에서 수집한 대용량 데이터를 현장에서 먼저 처리해 대역폭과 지연시간을 줄여야 한다고 설명했다. 발라수브라마니안은 디지털 스레드, 제품수명주기관리(PLM), 실리콘수명주기관리(SLM)를 통한 통합 관리 체계가 필요하다고 덧붙였다.

Semiconductor Engineering2026-10-01

Caliptra Root of Trust, 보안 IP 배포 단계로 전환

Caliptra는 데이터센터용 반도체를 위한 오픈소스 실리콘 Root of Trust 아키텍처로, 기기 식별과 측정 부팅, 원격 증명을 위한 공통 메커니즘을 제공한다. 여러 클라우드 및 반도체 기업이 이를 지지하면서 공급업체 간 신뢰 기준을 맞추는 수단으로 주목받고 있으며, 일부 클라우드 사업자는 공급사에 Caliptra 상표 적합성 구현을 요구하고 있다. 업계에서는 Caliptra 채택 결정 이후에도 SoC 전반으로 신뢰를 확장하고, 암호화 서비스를 소프트웨어에 노출하며, 보안 프로비저닝과 수명주기 관리 정책을 수립하는 등 실제 배포 과정에 많은 과제가 남아 있다고 설명한다. 또한 Root of Trust가 단순한 보안 앵커를 넘어 플랫폼 전반의 보안 정책과 신뢰 관계를 조율하는 '보안 오케스트레이터' 역할로 확장되고 있다는 흐름도 소개된다.

Semiconductor Engineering2026-10-01

LLM, 칩 설계 생산성 해법으로 — 검증이 핵심 병목으로 부상

Semiconductor Engineering은 AI 모델 학습을 위해 자체 맞춤형 칩을 설계하는 기업이 늘고 있지만, ASIC 하나를 설계하려면 1,000 엔지니어-월 이상의 작업이 필요할 정도로 여전히 난이도가 높다고 전했다. 기사는 1980~2000년대 EDA 툴과 HDL(Verilog) 등장으로 로직 합성 및 배치·라우팅 생산성이 크게 높아졌다고 설명한다. 이후 설계 병목은 아키텍처·로직 단계에서 기능검증 단계로 옮겨갔으며, 현재 기능검증은 전체 칩 개발 공정의 60~70%를 차지한다고 밝혔다. 검증은 시뮬레이션, 포멀 검증, 에뮬레이션 등 다단계·다방법 프로세스로 확장되었다고 설명했다.

Semiconductor Engineering2026-10-01

칩 보안 검증, RTL부터 트로이목마·사이드채널 위협 차단

Semiconductor Engineering은 반도체 보안을 기능안전과 별개의 과제로 다루며, 설계 단계부터 양산·필드 배치까지 전 생애주기에서 발생할 수 있는 위협을 짚었다. 설계 단계의 하드웨어 트로이목마 삽입, 제조 단계의 웨이퍼 프로빙을 통한 역설계 노출, 필드 단계의 사이드채널 누설과 레이저·전자기파·전원 글리칭을 통한 결함 주입 등이 거론됐다. 이를 막기 위해 보안 요구사항 정의, 검증된 보안 IP 활용, 정적·정형·시뮬레이션 기법을 결합한 검증, 레이아웃·등가성 검사·정적 타이밍 분석을 포함한 구현 단계까지 EDA 도구가 전 과정에 걸쳐 필요하다고 설명했다. 설계팀과 검증팀이 함께 보안 검증 계획을 세워 개인정보를 담은 레지스터나 보안 블록 접근점 등 취약 지점을 식별하는 절차도 소개됐다.

Semiconductor Engineering2026-10-01

PCIe 오버 UCIe, 칩렛 경계 전력·리셋 검증 쟁점

칩렛 기반 설계에서는 UCIe 3.0을 통해 PCIe 8.0 트래픽이 다이 경계를 넘어 전달되는데, PCIe와 UCIe가 각각 독립된 링크 상태머신·전력관리·리셋·복구 절차를 갖고 있어 이를 하나의 시스템으로 조율해야 하는 문제가 발생한다. 저전력 진입이나 리셋 요청 시 UCIe 스택이 상대 다이와 조율하며 트래픽을 멈추고 완료를 보고해야 하는데, 타이밍이나 상태 보고가 어긋나면 완료 타임아웃, 트래픽 손실, 비규격 동작이 생길 수 있다. 이런 오류는 PCIe나 UCIe 각각의 단독 검증으로는 원인을 특정하기 어렵다. Siemens의 Avery PCIe·UCIe VIP는 양쪽 다이와 경계를 포괄하는 프로토콜 인지형 검증 환경을 제공해 전력관리, 리셋, 복구, 트랜잭션 순서, 오류 처리, 계층 간 디버그를 실리콘 제작 전에 검증할 수 있게 한다고 설명한다.

Semiconductor Engineering2026-10-01