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패키징·후공정

Ayar Labs·GUC, CPO 열시뮬레이션으로 쿨링 해법 검증

Semiconductor Engineering2026-10-151분 읽기영문 원문

분야 자료 사진 — 와이어 본딩 장비 · Manfreeed · 퍼블릭 도메인 (기사 원문의 사진이 아닙니다)

Ayar Labs와 GUC(Global Unichip)가 공동으로 CPO(co-packaged optics) 적용 어드밴스드 패키지의 열 공동시뮬레이션을 수행했다. XPU MCP 디자인은 TeraPHY 광학엔진을 MCP 유기기판에 직접 부착해 100Tbps 이상의 양방향 광 인터페이스를 구현했으며, 패키지는 105mm x 140mm 크기에 XPU 2개, HBM4 8개, I/O 칩렛 4개, TeraPHY 광학엔진 8개를 담고 전력 소모는 3kW를 넘는다. 공기냉각 방식인 3D VC 히트싱크(풍속 5m/s, 6m/s) 테스트는 온도 규격을 충족하지 못했지만, 충돌형(impingement) 콜드플레이트를 4.5LPM으로 적용한 액체냉각 솔루션은 모든 구성요소가 규격을 만족했다. 이번 테스트는 CoWoS-L 패키징 기반으로 진행됐다.

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#CPO #Ayar Labs #GUC #CoWoS-L #HBM4

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Thermal Co-Simulation Testing Of Co-Packaged Optics」

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ASML, D2W 하이브리드 본딩 장비 개발 — Besi 로직 사업 위협

SemiAnalysis는 ASML이 아직 공식 발표하지 않았지만 특허 출원, The Elec 보도, 자체 로드맵을 근거로 다이투웨이퍼(D2W) 하이브리드 본딩 장비를 개발 중이라고 분석했다. 해당 장비는 트랙 기반 구조로, 다이가 독립된 홀더에 실려 검사·세정·플라즈마 활성화·계측 스테이션을 거친 뒤 본딩 스테이션에서 웨이퍼와 결합된다. The Elec은 ASML이 프로드라이브 테크놀로지스, VDL ETG와 함께 아키텍처 설계를 시작했다고 보도했다. SemiAnalysis는 ASML이 리소그래피에서 쌓은 정렬 정확도와 파티클 제어 역량을 바탕으로 최선단 로직 분야에서 먼저 채택될 것으로 보이며, 이는 TSMC와 인텔에 집중된 Besi의 로직 본딩 사업에 영향을 줄 수 있다고 전망했다.

SemiAnalysis2026-10-15

Ayar Labs CPO 서밋, 메타·브로드컴 등 광인터커넥트 논의

Ayar Labs가 주최한 CPO(코패키지드 옵틱스) 서밋에서 메타, 브로드컴, AMD, 미디어텍, 루멘텀, 위윈, 업스케일AI 등의 리더들이 모여 AI 수요 확대에 대응하기 위해 광학 인터커넥트 생태계가 갖춰야 할 요건을 점검했다. 행사에서는 CPO 기술이 선언적 단계에서 실제 생산 계획 단계로 옮겨가는 흐름이 다뤄졌다. 참석 기업들은 대규모 AI 인프라의 데이터 전송 요구에 맞춰 광인터커넥트 공급망 전반을 논의했다.

EE Times2026-10-14

인텔 EMIB·Foveros 로드맵, 차세대 대형 SiP 패키징 청사진

인텔이 자사의 2.5D·3D 어드밴스드 패키징 기술인 EMIB와 Foveros의 로드맵을 공개했다. EMIB는 범프 피치를 55µm에서 45µm로 줄였고, 로드맵상 36µm와 25µm까지 추가 축소할 계획이다. EMIB-M은 MIM 커패시터로 전력 전달을 개선했고, 후속 EMIB-T는 관통실리콘비아(TSV)를 브리지에 추가해 전력을 수직으로 전달한다. 인텔은 궁극적으로 유리 코어 기판을 적용한 EMIB로 12개 레티클 크기의 시스템인패키지(SiP)와 24개 이상의 HBM 스택을 지원하는 것을 목표로 하고 있다.

Tom's Hardware2026-10-14

엔비디아 옵틱스온인터포저 공개, CPO 패키징 구조 전환 시도

엔비디아 니콜라 네도비치 수석연구원이 13일(현지시간) 세미콘 웨스트 2026에서 차세대 공동광학패키징(CPO) 기술을 공개했다. '옵틱스온인터포저(OOI)'로 불리는 이 기술은 광학엔진을 패키지 기판이 아니라 연산칩이 실린 인터포저 위에 직접 올리는 방식이다. 전기 신호가 유기기판을 거치지 않아 대역폭 밀도를 높이고 전력 소모를 줄일 수 있다고 설명했다. 엔비디아는 해당 기술의 시제품을 확보한 단계라고 밝혔다.

디일렉 반도체2026-10-14

Cadence, 칩렛 패키지 조기 분석 방법론 제시 — CoWoS 설계 대응

반도체 설계 솔루션 기업 Cadence가 칩렛 기반 첨단 패키지 설계를 조기에 반복적으로 최적화하는 방법론을 담은 백서를 공개했다. TSV, 웨이퍼레벨패키징(WLP), 3D 스태킹 등 다양한 패키징 기술이 'More than Moore' 전략의 핵심으로 부상하면서, HBM 통합과 신호 수 증가로 CoWoS-R·CoWoS-L 같은 패키지의 복잡도가 커지고 있다고 설명했다. 이로 인해 대규모 설계를 분석 툴로 가져와 재설계를 관리하는 기존 워크플로가 프로젝트 일정을 초과하는 경우가 생긴다고 지적했다. Cadence는 설계 환경에 내장된 인디자인 분석(IDA)과 확장 가능한 멀티피직스 시뮬레이션 엔진을 결합해 설계 주기를 단축하고 후반 단계의 오류 발생을 줄일 수 있다고 밝혔다.

Semiconductor Engineering2026-10-14

KBG, 저휘발 실리콘 소재로 반도체 패키징 시장 진입

국내 스타트업 소식을 모은 '스타트업 안테나'에서 반도체 관련 소식으로는 KBG의 패키징 소재 사업 확대가 눈에 띈다. KBG는 저분자 실록산 제거 기술과 자체 실란·폴리머 합성 역량을 결합해 반도체 패키징용 고순도 실리콘 소재 사업을 확대한다고 밝혔다. 박막증발기(TFE)를 활용해 저분자 실록산 함량을 150ppm 이하로 낮추는 공정을 확보했다고 설명했으며, 이 수치는 기업이 자체 제시한 공정 성능이다. 이를 토대로 코팅·몰딩용 원료와 방열 소재용 실리콘 바인더의 고객 평가 및 공급 기회 확대에 나설 계획이다. 같은 기사에는 마키나락스의 제조 AI 과제 참여, 에버스핀·에임인텔리전스의 보안 협력 등 비반도체 스타트업 소식도 함께 담겼다.

테크422026-10-14

프라운호퍼·Swissbit, 유럽 첨단 패키징 공백 공략

EE Times는 유럽이 반도체 연구 역량은 충분하지만 프로토타입 이후 양산 단계로 넘어가는 과정에서 어려움을 겪고 있다고 보도했다. 특정 제품에 필요한 첨단 패키징 공정이 존재해도, 그 공정을 가동할 만큼 물량이 충분하지 않은 경우가 많다는 것이다. 이처럼 연구와 대량생산 사이에 놓인 '중간 지대' 수요를 메우기 위해 프라운호퍼와 Swissbit가 나섰다고 전했다.

EE Times2026-10-13

SEMI, 브릿지 패키징 급부상 — 실리콘 인터포저 한계 대안

글로벌 반도체 협회 SEMI가 차세대 대면적 반도체 패키징을 주도할 기술로 브릿지 구조를 지목했다. SEMI 첨단패키징 이종집적(APHI) 기술연합의 베스 케서 부사장은 12일(현지시간) 미국 샌프란시스코에서 열린 '세미콘 웨스트 2026' 사전 기자회견에서 실리콘 인터포저를 이용한 칩 간 연결은 대면적 패키지에서 생산성이 매우 제한적이라고 말했다. 그는 단기적으로 브릿지를 이용한 이종집적 패키징이 시장을 주도할 것이라고 전망했다. 브릿지 구조는 플립칩-볼그리드어레이 방식과 관련된 것으로 설명됐다.

디일렉2026-10-13