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파운드리·공정

SEMulator3D로 GAA 채널 응력편차 분석, 최상단 두께가 핵심

Semiconductor Engineering2026-09-171분 읽기영문 원문
분야 자료 사진 — 노광 공정 작업대 · UCL Faculty of Mathematical & Physical Sciences · CC BY 2.0 (기사 원문의 사진이 아닙니다)

Lam Research 엔지니어들이 SEMulator3D 가상 공정 모델링 도구를 이용해 게이트올어라운드(GAA) 나노시트 트랜지스터의 적층 채널 간 응력 불균일 문제를 분석했다. 채널은 소스·드레인의 에피택셜 성장 물질과 실리콘 간 격자 불일치로 응력을 받으며, 채널마다 응력 편차가 크면 캐리어 이동도와 문턱전압, 누설전류가 불균일해질 수 있다. 설계 실험(DOE)에서 채널 두께와 핀 폭을 변화시킨 결과 nFET의 응력 편차가 pFET보다 컸고, 최상단 채널(Channel 3)의 두께가 응력 균일성에 가장 큰 영향을 미쳤다. 최상단 채널을 4nm에서 7nm로 다소 두껍게 설계하면 채널 간 응력 편차가 줄어드는 것으로 확인됐다.

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Lam Research#GAA#나노시트#SEMulator3D#Lam Research#공정시뮬레이션

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Virtual Fabrication Meets Stress Physics: Solving GAA Channel Non-Uniformity」

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전체 뉴스

DB하이텍의 파운드리 가격 인상 — 중국 매출 비중 60%대

DB하이텍이 올해 3월과 9월 두 차례에 걸쳐 파운드리 가격을 인상한 것으로 28일 알려졌다. 인상폭은 5~30% 수준이다. 특히 중국 고객사에 대한 인상폭이 20~30%로 두드러졌으며, 중국은 DB하이텍의 올해 상반기 매출 비중에서 약 60%로 1위를 차지했다. 반면 매출 비중 2위(약 12%)인 한국 고객사에 대한 인상폭은 10% 수준에 그쳤고, 일부 고객사는 가격이 동결됐다. DB하이텍은 고객사별 실적 상황에 따라 파운드리 가격을 차등 적용한 것으로 전해졌다.

디일렉 반도체2026-09-28

퀄컴, 삼성 2나노 파운드리 사전평가 — 차세대 AP 생산 검토

퀄컴이 삼성전자 파운드리의 2나노 공정을 사전 평가하고 있다. 크리스 패트릭 퀄컴 모바일 핸드셋 본부장 겸 수석 부사장은 9월 22일(현지시간) 미국 마우이에서 열린 스냅드래곤 서밋 2026에서 삼성전자를 모바일 산업에서 퀄컴의 가장 강력한 협력사로 꼽으며, 2나노 기술을 차세대 제품에 어떻게 활용할지 심도 있게 평가하고 있다고 밝혔다. 다만 위탁생산할 구체적 제품이나 확정된 계획은 없다고 덧붙였다.

디일렉 반도체2026-09-28

인텔 14A, TSMC A14와 5% 이내 — 스펙 추정보다 보수적 발언

인텔 파운드리의 나가 찬드라세카란 CTO 겸 COO는 투자은행 키뱅크에 인텔의 1.4나노급 공정 14A 성능이 TSMC의 1.4나노급 A14와 '5% 이내' 차이를 보일 것으로 예상한다고 밝혔다. 톰스하드웨어는 인텔이 밝힌 14A의 18A 대비 성능·전력 개선치와 TSMC가 밝힌 A14의 N2 대비 개선치를 실제 출시된 프로세서(인텔 코어 울트라 X9 388H, AMD 에픽 9586F, 애플 A20 프로, 애플 M6)의 최고 클럭에 대입해 계산했다. 그 결과 시나리오에 따라 14A가 A14보다 최대 16.2%까지 앞설 수 있는 것으로 나타나, '5% 이내'라는 표현이 양사가 공개한 공정 스펙에서 추정되는 격차보다 보수적이라고 지적했다.

Tom's Hardware2026-09-25

TSMC 웨이퍼값 2027년 인상, 삼성·인텔 파운드리 가격에도 영향

대만 산업지 디지타임즈에 따르면 TSMC가 2027년 1월부터 웨이퍼 출하 가격을 공정별로 3~6% 인상 조정하기로 했다. 2나노·3나노 등 첨단 공정의 인상폭이 성숙·특수 공정보다 크며, 성숙·특수 공정은 제품과 고객별로 개별 협상하는 방식이다. TSMC는 가격 관련 언급을 거부했다. 이번 인상은 메모리 가격 상승과 맞물려 파운드리·메모리가 동시에 오르는 국면으로 읽힌다.

전자신문2026-09-25

TSMC 웨이퍼값 인상, 첨단공정 AI칩 업체 협상력 열세

대만 디지타임스가 공급망 관계자를 인용해 TSMC가 내년 1월부터 웨이퍼 가격을 3~6% 인상할 것이라고 보도했다. TSMC의 8인치 팹은 가동률 100%를 넘겼고 45나노미터 이하 공정도 사실상 완전 가동 상태이며, 2나노미터·3나노미터 등 첨단공정은 상대적으로 높은 인상폭이 적용될 가능성이 있다고 전했다. 애리조나 생산분은 이미 높은 제조비용을 반영해 파운드리 가격이 높은 수준으로 유지되고 있다고 설명했다. 인텔, AMD, 엔비디아, 퀄컴, 미디어텍 등 주요 업체가 TSMC에 위탁생산을 집중하고 있어 단기간 다른 파운드리로 전환은 쉽지 않을 것으로 봤다. 앞서 로이터도 지난 7월 TSMC가 2027년부터 일부 제품 가격을 추가로 올릴 계획이라고 보도한 바 있다.

ZDNet Korea2026-09-24

MoS2 트랜지스터, 채널 5nm 미만서 4인치 웨이퍼 집적

카네기멜론대, 플로리다대, MIT, 텍사스A&M대 등 공동연구진이 물리적 채널 길이 5nm 미만의 단일층 MoS₂ 트랜지스터를 구현한 논문을 네이처 커뮤니케이션스에 발표했다. 이 트랜지스터는 서브스레숄드 스윙 88mV/dec, 온/오프 비율 10^6 이상을 달성해 실리콘의 이론적 서브스레숄드 한계와 비슷한 크기의 기존 신소재 트랜지스터를 능가했다고 밝혔다. 연구진은 높은 처리량 확보를 위해 포토리소그래피 기반의 CMOS 호환 공정을 개발했으며, 4인치 웨이퍼 규모 집적을 시연했다.

Semiconductor Engineering2026-09-22

인텔 출신 켈러허, 후면전력 CMOS 공로로 IEEE상 수상

IEEE가 2027 IEEE 기술 분야상 수상자를 발표했다. 의료 로봇, 무선 네트워크, 전력전자 등 다양한 분야 수상자 중 반도체 관련으로는 인텔 출신 앤 B. 켈러허가 후면 전력 공급을 적용한 노드로 이어진 CMOS 공정 기술 발전을 이끈 공로로 IEEE 프레데릭 필립스상을 받았다. 씨게이트 테크놀로지의 에드워드 게이지, 간핑 주, 얀울리히 틸레는 열보조 자기기록 기술 기여로 IEEE 클레도 브루네티상을 공동 수상했다. 시상식은 2027년 5월 5일 IEEE 어워드 위크 오찬에서 열린다.

ZDNet Korea2026-09-22

IMECAS, EUV 없이 3nm급 GAA 구동 — 세부 스펙은 비공개

중국과학원 산하 IMECAS가 EUV 없이 이머전 DUV 리소그래피만으로 적층형 나노시트 게이트올어라운드(GAA) 트랜지스터를 만드는 실험적 공정을 개발해 동작하는 소자를 시연했다고 디지타임스가 보도했다. 국가 주요 특별프로젝트 02의 예톈춘 수석엔지니어는 베이징 IC 월드 콘퍼런스에서 IMECAS가 '초기 공정 통합'을 완료했다고 밝혔다. 시제품 소자의 Ion/Ioff 비율은 각각 9.7×10⁵과 7.6×10⁵로, 게이트 제어가 이뤄졌음을 보여주는 기준치인 5×10⁵를 넘었다. 다만 게이트 피치, 금속 피치, 나노시트 치수, 트랜지스터 밀도, SRAM 밀도 등 다른 3nm급 공정과 비교할 수 있는 세부 수치는 공개되지 않았다. IMECAS는 2020년부터 3nm 이하 노드를 겨냥한 GAA 기술을 개발해왔다고 밝혔다.

Tom's Hardware2026-09-21