파운드리·공정
속보 경쟁은 하지 않습니다. 전문지와 종합지를 함께 모아 같은 발표의 중복 보도를 묶고, 코드 게이트를 통과한 요약만 게시합니다.
DB하이텍의 파운드리 가격 인상 — 중국 매출 비중 60%대
중국 매출 비중이 60%에 달해, DB하이텍의 파운드리 가격 정책이 특정 지역 고객사 동향에 크게 좌우되는 매출 구조를 보여준다.
퀄컴, 삼성 2나노 파운드리 사전평가 — 차세대 AP 생산 검토
AP 위탁생산은 파운드리의 대표적 수주 지표로 꼽히는 만큼, 삼성 2나노 공정이 실제 고객사를 확보할 수 있을지 가늠할 사례로 주목된다.
인텔 14A, TSMC A14와 5% 이내 — 스펙 추정보다 보수적 발언
'5% 이내'라는 표현은 어느 쪽이 앞서는지 밝히지 않은 모호한 발언으로, 매체는 인텔이 공개한 공정 스펙상 기대치보다 낮춰 말했을 가능성을 제기했다.
최근 소식
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TSMC 웨이퍼값 2027년 인상, 삼성·인텔 파운드리 가격에도 영향
대만 산업지 디지타임즈에 따르면 TSMC가 2027년 1월부터 웨이퍼 출하 가격을 공정별로 3~6% 인상 조정하기로 했다. 2나노·3나노 등 첨단 공정의 인상폭이 성숙·특수 공정보다 크며, 성숙·특수 공정은 제품과 고객별로 개별 협상하는 방식이다. TSMC는 가격 관련 언급을 거부했다. 이번 인상은 메모리 가격 상승과 맞물려 파운드리·메모리가 동시에 오르는 국면으로 읽힌다.
TSMC 웨이퍼값 인상, 첨단공정 AI칩 업체 협상력 열세
대만 디지타임스가 공급망 관계자를 인용해 TSMC가 내년 1월부터 웨이퍼 가격을 3~6% 인상할 것이라고 보도했다. TSMC의 8인치 팹은 가동률 100%를 넘겼고 45나노미터 이하 공정도 사실상 완전 가동 상태이며, 2나노미터·3나노미터 등 첨단공정은 상대적으로 높은 인상폭이 적용될 가능성이 있다고 전했다. 애리조나 생산분은 이미 높은 제조비용을 반영해 파운드리 가격이 높은 수준으로 유지되고 있다고 설명했다. 인텔, AMD, 엔비디아, 퀄컴, 미디어텍 등 주요 업체가 TSMC에 위탁생산을 집중하고 있어 단기간 다른 파운드리로 전환은 쉽지 않을 것으로 봤다. 앞서 로이터도 지난 7월 TSMC가 2027년부터 일부 제품 가격을 추가로 올릴 계획이라고 보도한 바 있다.
MoS2 트랜지스터, 채널 5nm 미만서 4인치 웨이퍼 집적
카네기멜론대, 플로리다대, MIT, 텍사스A&M대 등 공동연구진이 물리적 채널 길이 5nm 미만의 단일층 MoS₂ 트랜지스터를 구현한 논문을 네이처 커뮤니케이션스에 발표했다. 이 트랜지스터는 서브스레숄드 스윙 88mV/dec, 온/오프 비율 10^6 이상을 달성해 실리콘의 이론적 서브스레숄드 한계와 비슷한 크기의 기존 신소재 트랜지스터를 능가했다고 밝혔다. 연구진은 높은 처리량 확보를 위해 포토리소그래피 기반의 CMOS 호환 공정을 개발했으며, 4인치 웨이퍼 규모 집적을 시연했다.
인텔 출신 켈러허, 후면전력 CMOS 공로로 IEEE상 수상
IEEE가 2027 IEEE 기술 분야상 수상자를 발표했다. 의료 로봇, 무선 네트워크, 전력전자 등 다양한 분야 수상자 중 반도체 관련으로는 인텔 출신 앤 B. 켈러허가 후면 전력 공급을 적용한 노드로 이어진 CMOS 공정 기술 발전을 이끈 공로로 IEEE 프레데릭 필립스상을 받았다. 씨게이트 테크놀로지의 에드워드 게이지, 간핑 주, 얀울리히 틸레는 열보조 자기기록 기술 기여로 IEEE 클레도 브루네티상을 공동 수상했다. 시상식은 2027년 5월 5일 IEEE 어워드 위크 오찬에서 열린다.
IMECAS, EUV 없이 3nm급 GAA 구동 — 세부 스펙은 비공개
중국과학원 산하 IMECAS가 EUV 없이 이머전 DUV 리소그래피만으로 적층형 나노시트 게이트올어라운드(GAA) 트랜지스터를 만드는 실험적 공정을 개발해 동작하는 소자를 시연했다고 디지타임스가 보도했다. 국가 주요 특별프로젝트 02의 예톈춘 수석엔지니어는 베이징 IC 월드 콘퍼런스에서 IMECAS가 '초기 공정 통합'을 완료했다고 밝혔다. 시제품 소자의 Ion/Ioff 비율은 각각 9.7×10⁵과 7.6×10⁵로, 게이트 제어가 이뤄졌음을 보여주는 기준치인 5×10⁵를 넘었다. 다만 게이트 피치, 금속 피치, 나노시트 치수, 트랜지스터 밀도, SRAM 밀도 등 다른 3nm급 공정과 비교할 수 있는 세부 수치는 공개되지 않았다. IMECAS는 2020년부터 3nm 이하 노드를 겨냥한 GAA 기술을 개발해왔다고 밝혔다.
디웨이브, 큐비츠 아시아서 반도체 레티클 최적화 사례 공개
양자컴퓨팅 기업 디웨이브 퀀텀이 오는 10월 28일 서울 포시즌스호텔에서 아시아태평양 사용자 컨퍼런스 '큐비츠 아시아 2026: 퀀텀 리얼라이즈드'를 개최한다. 앨런 바라츠 CEO와 트레버 랜팅 CDO가 어닐링·게이트 모델 양자컴퓨팅 기술과 상용 애플리케이션을 소개한다. NTT 도코모, LG CNS, 연세대, 국립양명교통대학교, 경상국립대 관계자들이 네트워크 최적화, 제조용 3D CT 이미징, 생성형 AI 워크플로, 반도체 레티클 최적화, 부산항 크레인 배정 최적화 등 산업별 양자컴퓨팅 적용 사례를 발표할 예정이다.
베이징대, BEOL 배선 열전도도 예측 모델 — TDTR 실측 기반
베이징대 연구진이 첨단 공정 BEOL 인터커넥트 스택의 열전도도를 예측하는 구조 기반 모델링 프레임워크를 담은 논문을 발표했다. 연구진은 시간영역 열반사율(TDTR) 측정을 통해 약 100nm 깊이 분해능으로 40여 개 이상의 층별 열전도도 실측값을 확보하고 통계 분석해, 인터커넥트 구조와 열전도도 간의 일반화된 경험적 관계를 도출했다. 또한 유효 매질 이론과 실제 레이아웃을 반영한 층내 3차원 열전도도 분포 모델도 함께 제시했다. 해당 논문은 arXiv 프리프린트로 공개됐다.