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비아 삽입 자동화 EDA, 5nm 이하 인터커넥트 신뢰성 강화

Semiconductor Engineering2026-10-151분 읽기영문 원문

분야 자료 사진 — GPU 다이 사진 · Fritzchens Fritz · CC0 (기사 원문의 사진이 아닙니다)

반도체 업계는 5nm 이하 공정에서 게이트 지연보다 인터커넥트 성능이 설계 품질을 좌우하는 상황을 맞고 있다. 금속층을 연결하는 비아는 치수가 작아질수록 저항이 급격히 커져 전자이동(EM)과 IR 드롭 문제를 심화시킨다. 기존에는 신호 경로와 파워 그리드에 수동으로 중복 비아를 추가해 대응했지만, 최신 공정의 레이아웃 밀도와 파운드리 설계 규칙 복잡성 때문에 수동 삽입이 현실적으로 불가능해졌다. 이에 따라 구현 단계에서 사인오프 품질 엔진을 활용해 중복 비아 삽입 위치를 자동으로 찾아내는 '시프트 레프트' 방식이 제안되고 있으며, 레이아웃이 불완전한 상태에서도 동작하는 '쇼트 레질리언트' 기능도 포함된다.

이 글에 나온 것

#비아삽입 #EDA #인터커넥트 #전자이동 #IR드롭

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Strengthening Advanced-Node Interconnects Through Automated Via Insertion」

Semiconductor Engineering 원문 보기 ↗

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EE Times, 하드웨어 보안 검증 웨비나 공개 — 기능 검증과 별도 영역 강조

EE Times가 2026년 11월 10일 '칩이 작동한다고 해서 보안이 입증된 것은 아니다'를 주제로 한 웨비나를 연다고 밝혔다. 행사 소개에 따르면 기능 검증은 칩이 의도한 기능을 수행하는지를 확인하는 과정이고, 하드웨어 보안 검증은 이와 다른 별개의 문제를 다룬다. 구체적인 세션 내용은 원문에서 더 이어지지 않았다.

EE Times2026-10-16

Arm 피지컬AI 협력망에 가온칩스 합류, 디자인하우스 최초 참여

반도체 디자인 하우스 가온칩스가 Arm 피지컬 인공지능(AI) 종합 설계(Arm Total Design for Physical AI) 협력사로 합류했다고 15일 밝혔다. 국내 디자인 하우스 중 처음으로 이 프로그램에 참여했다. Arm 피지컬 AI 종합 설계는 Arm이 기술 협력사들과 구성한 피지컬 AI 글로벌 협력 체계로, Arm 기반 소프트웨어와 하드웨어를 통합하는 전 계층 솔루션을 공동 개발하고 검증한다. 이를 통해 로봇, 자율주행차 등 피지컬 AI 시스템의 개발 위험을 낮추고 상용화를 앞당기는 것이 목적이다.

디일렉 반도체2026-10-15

Arm AGI CPU, 에이전틱AI용 랙 성능지표로 AMD와 비교

영국 Arm이 에이전틱 인공지능(AI) 작업 부하에 맞춘 신규 CPU 성능 측정 체계를 공개했다고 15일 밝혔다. 이 체계는 후지쯔, 메타, 오픈AI의 지원을 받아 만들어졌으며, 개별 칩이 아닌 랙 단위로 전체 연산 과정의 성능을 검증하는 데 쓰인다. Arm은 이를 이용해 자사 AGI CPU와 AMD 서버용 에픽 5세대 튜린 9755 CPU를 비교한 결과, 랙당 작업 처리량이 약 2배 높았다고 주장했다. 해당 측정은 Arm의 의뢰로 분석업체 시그널65가 수행했으며, AGI CPU는 Arm이 3월 공개한 첫 자체 설계 CPU다.

디일렉 반도체2026-10-15

PCIe 리타이머 전송거리, SerDes와 컨트롤러 설계가 결정

PCIe 리타이머가 신호를 얼마나 멀리 전송할 수 있는지는 PCI-SIG 규격 준수 여부만으로 정해지지 않는다. 규격은 나이퀴스트 주파수에서 약 36dB의 삽입 손실 허용을 요구하지만, 주요 리타이머는 등화 회로와 클록 복구 알고리즘을 통해 40dB 이상의 손실도 견디도록 설계된다. 또한 온도·전압 변화, 공정 편차 등 실제 환경에서 코너케이스를 처리하는 컨트롤러의 지능, 링크 트레이닝·오류 통계 등을 보여주는 진단 기능, PCB 소재·임피던스·커넥터 품질 같은 채널 설계 전반이 실질적인 전송 거리를 좌우한다는 설명이다.

Semiconductor Engineering2026-10-15

UCIe·칩렛 개방형 표준, AI 인프라 설계 유연성 좌우

반도체 업계 매체 Semiconductor Engineering은 AI 학습과 추론이 메모리·연결·패키징에 서로 다른 요구를 갖기 때문에 단일 아키텍처로는 모든 워크로드에 대응하기 어렵다고 설명했다. 이에 따라 UCIe 같은 개방형 표준이 다이 간 연결을 표준화해 칩렛 기반 설계에서 서로 다른 공급사·파운드리의 기능을 한 패키지에 통합할 수 있게 해준다고 전했다. 또한 PCIe, CXL, UALink, 이더넷, 224G SerDes 등 서로 다른 연결 기술과 HBM4E, LPDDR6 같은 메모리가 시스템 내 각기 다른 역할을 맡는다고 설명했다. 기사는 이러한 개방형 인터페이스와 상호운용성이 향후 워크로드 변화에 대응할 설계 유연성을 제공한다고 밝혔다.

Semiconductor Engineering2026-10-15

AMBA C2C 등장, AXI·CHI 아우르는 칩렛 연결 표준으로 진화

Arm은 칩렛 간 연결을 위한 새로운 사양 AMBA C2C를 개발 중이라고 밝혔다. AMBA C2C는 2023년 공개된 AMBA CHI C2C를 기반으로 하며, AXI와 CHI를 포함한 AMBA 프로토콜 전반을 하나의 통합된 칩투칩(C2C) 연결 방식으로 아우른다. 프로토콜 서브셋을 정의해 디바이스·가속기 연결 같은 단순한 용도부터 완전한 코히런트 이종 컴퓨팅 시스템까지 기능과 구현 복잡도를 확장할 수 있도록 했다. 전송 계층은 프로토콜과 분리되는 계층적 구조를 따르며, UCIe 스트리밍 등 다양한 다이투다이 전송 방식과 함께 사용할 수 있다. Arm은 이 사양을 업계와 협력해 개발 중이며, 기존 AMBA와 마찬가지로 무상·로열티 프리·아키텍처 중립 방식으로 공개할 계획이라고 설명했다.

Semiconductor Engineering2026-10-15

오픈웨이트 AI, 칩 설계용 EDA에 자체 데이터 결합 과제

오픈웨이트 AI 모델이 늘면서 반도체 칩 설계자들은 메모리 용량, 인터커넥트, 컴퓨팅 유연성 측면에서 새로운 과제에 직면하고 있다고 전해졌다. Expedera, Arteris, Axiomise 등 관계자들은 가중치 공개가 특정 서비스 제공업체에 대한 종속을 줄일 수 있지만, 학습 데이터나 소스코드, 사용 권리까지 개방하는 것은 아니라고 설명했다. 대표적인 오픈웨이트 모델로 Meta Llama, Alibaba Qwen, DeepSeek, Mistral, Google Gemma, Microsoft Phi, OpenAI gpt-oss 등이 꼽혔다. Synopsys의 Thomas Andersen은 범용 LLM이 코딩이나 문서 작업에는 강하지만 RTL 등 하드웨어 설계 데이터가 충분하지 않아 그대로 적용하기 어렵다며, EDA 업체와 고객이 각자의 독자 데이터를 추가해야 한다고 말했다.

Semiconductor Engineering2026-10-15

시높시스, AI 에이전트로 칩 설계 스펙을 RTL까지 자동화

시높시스 사사인 가지 CEO가 세미콘 웨스트 키노트 인터뷰에서 AI가 칩 설계 방식을 바꾸고 있다고 밝혔다. 그는 2016년 강화학습 도입 이후 현재는 40개 이상의 작업 전문 에이전트를 장기 호라이즌으로 오케스트레이션하는 단계에 이르렀다고 설명했다. 일부 고객사의 경우 스펙을 입력하면 시높시스의 자율 에이전트가 검증된 RTL까지 자동 생성하는 사례가 이미 진행 중이라고 밝혔다. 다만 물리적 구현·검증·최종 사인오프까지 자율화되는 것은 아직 실현되지 않았으며, 아키텍처 정의와 최종 승인에는 여전히 인간 엔지니어의 판단이 필요하다고 말했다.

Semiconductor Engineering2026-10-15