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Cadence Maestro 공개, 칩설계 AI 에이전트 전용 모델

Tom's Hardware2026-10-261분 읽기영문 원문

분야 자료 사진 — 칩 다이의 회로 배치 · Martijn Boer · 퍼블릭 도메인 (기사 원문의 사진이 아닙니다)

Cadence가 칩 설계 에이전트에 특화한 AI 모델 포트폴리오 '마에스트로'를 공개했다. 범용 파운데이션 모델과 비교해 결과 품질을 최대 30% 개선하고 토큰 사용량을 최대 5배 줄였다고 밝혔다. 첫 모델은 2026년 4분기 중 일부 고객에게 얼리 액세스 형태로 제공되며, Cadence 클라우드·퍼블릭 클라우드·고객 자체 온프레미스 환경에서 구동할 수 있다. 고객은 자사의 설계 데이터와 워크플로를 활용해 모델을 추가 학습시킬 수 있으며, 엔비디아의 Nemotron 모델도 포함됐다. 경쟁사 시놉시스가 앞서 공개한 GPT-Synopsys는 OpenAI 인프라에서 구동되고 고객 데이터를 학습에 쓰지 않는다는 점에서 차이가 있다.

이 글에 나온 것

엔비디아 Synopsys 시놉시스 #Cadence #Maestro #EDA #AI에이전트 #Nemotron

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Tom's Hardware 「Cadence reveals Maestro, fine-tuned AI models built to run specialized chip design agents, with early access coming for 'select customers' in Q4 2026」

Tom's Hardware 원문 보기 ↗

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엔타이어, 트레일스로 AI 코드검토 자동화 플랫폼 공개

깃허브 전 최고경영자 토마스 돔케가 설립한 엔타이어가 AI 에이전트와 개발자가 함께 작업하는 독립형 개발 플랫폼을 출시했다. 기존 풀 리퀘스트 방식을 대체하는 '트레일스' 기능은 여러 AI 에이전트가 코드 품질과 작업 성공 여부를 평가해 점수를 매기고, 모든 기준이 충족되면 개발자가 코드를 전부 검토하지 않고도 병합할 수 있게 한다. 엔타이어는 깃허브와 호환되는 분산형 소스코드 관리 서버를 구축해 코드 전송 속도를 깃허브보다 최대 89배, 커서 오리진보다 6배 빠르게 했다고 밝혔다. 이전 작업 기록을 기억하는 '컨티뉴어스 메모리' 기능은 토큰 사용량을 최대 71% 줄이며, 빌드카이트·디포 CI 서비스를 연동해 빌드와 테스트도 자동화한다. 이 플랫폼은 깃허브 연례 개발자 행사 '깃허브 유니버스 26' 개막 하루 전 공개됐다.

ZDNet Korea2026-10-26

SEAL, 3D CiM 가속기 레이어 매핑으로 결함 취약성 감소

미국 애리조나주립대와 메릴랜드대 연구진이 다중 테넌트 환경에서 전력망을 공유하는 이종 3D 컴퓨트인메모리(CiM) 가속기의 보안 취약점을 줄이는 레이어 매핑 프레임워크 SEAL을 발표했다. SEAL은 신경망 계층 중 중요도가 높은 계층을 결함 저항성이 높은 소자·티어 조합에 배치해 전력, 성능, 면적, 결함 취약성을 함께 최적화한다. ResNet-18과 Qwen2.5-3B로 평가한 결과 보안을 고려하지 않은 매핑과 비교해 결함 취약성이 각각 최대 3.9배, 7.8배 줄었다. ReRAM 비중이 높은 구성에서는 고위험 계층을 모두 저취약성 티어에 배치해 특성화 측정 하한까지 취약성을 낮췄으며, 정확도와 퍼플렉시티는 결함 없는 기준 대비 각각 0.06 범위 내로 유지됐다.

Semiconductor Engineering2026-10-25

TU뮌헨, 신경망으로 3nm 나노시트 SPICE 시뮬레이션 가속

독일 뮌헨공대 연구진이 3nm 나노시트 트랜지스터용 신경망(NN) 기반 모델을 개발해 SPICE 시뮬레이션과 표준 셀 라이브러리 특성화에 적용한 논문을 발표했다. 이 모델은 드레인 전류와 전하를 예측하며, 업계 표준인 BSIM-CMG Verilog-A 컴팩트 모델과 비교해 지연시간 오차 0.11% 미만, 총 전력 오차 0.76% 미만의 정확도를 보였다고 밝혔다. 표준 셀 라이브러리 특성화 과정에서는 기존 모델보다 최대 8배 빠른 처리 속도를 기록했다. 연구팀은 다양한 아날로그·디지털 회로 시뮬레이션을 통해 모델 정확도를 추가로 검증했으며, 신경망 크기와 시뮬레이션 정밀도 간 관계에 대한 가이드도 제시했다.

Semiconductor Engineering2026-10-25

Arm, 퀄컴 소송 배심 판결 두고 공식 입장 표명

EE Times가 델라웨어 연방법원에서 나온 퀄컴과 Arm 간 소송의 배심원 판결을 처음 보도한 뒤, Arm이 EE Times에 연락해 자사 입장을 명확히 하고자 했다. 이에 따라 Arm 최고마케팅책임자(CMO)가 EE Times와 전화 인터뷰를 진행했다. 다만 공개된 본문에는 해당 인터뷰에서 구체적으로 어떤 내용이 언급됐는지는 포함되어 있지 않다.

EE Times2026-10-24

EPE 오차, OPC·EDA가 이끄는 차세대 전산 리소그래피

SPIE 포토마스크·EUV 리소그래피 콘퍼런스 패널에서 IBM, 칼자이스 SMT, 마이크론, ASML, 텍센드, 어플라이드 머티리얼즈 전문가들이 엣지 배치 오차(EPE) 문제를 논의했다. 패널은 EPE가 더 이상 좁은 리소그래피 지표가 아니라 마스크, 스캐너, 레지스트, 식각, 계측, OPC가 모두 연결된 시스템 차원의 문제가 됐다고 평가했다. 설문에서 OPC는 EPE의 주요 원인이자 향후 개선을 이끌 핵심 수단으로 동시에 지목됐다. 패널은 EDA가 이상화된 마스크가 아닌 패턴 의존적 공정 변수를 반영해야 하며, 인공지능은 물리 모델과 검증을 동반한 설명 가능한 형태로 도입돼야 한다고 강조했다. 또한 EDA가 EPE를 전력·성능·면적·비용·수율과 연결해야 한다는 의견도 제시됐다.

Semiconductor Engineering2026-10-22

AMD·인텔, oneDNN 통합 — PyTorch CPU 추론 코드 일원화

AMD와 인텔이 PyTorch의 CPU 추론 최적화를 통합 라이브러리인 oneDNN으로 일원화하기로 했다. AMD는 자체 유지해온 ZenDNN을 UXL 파운데이션이 주도하는 오픈소스 oneDNN에 합류시키며, UXL 파운데이션의 운영위원(steering member)으로도 가입한다고 밝혔다. 이번 통합은 2024년 설립된 인텔·AMD 합동 조직인 x86 생태계 자문그룹(EAG)의 권고에 따른 것이다. oneDNN은 런타임에 하드웨어 기능을 감지해 플랫폼에 맞는 커널을 생성하고, 행렬곱·컨볼루션 등 AI 연산에 최적화된 명령어를 제공한다. x86 중심의 이번 발표와 별개로 oneDNN은 Arm, RISC-V 아키텍처도 지원하는 범용 라이브러리다.

Tom's Hardware2026-10-21

Arteris, 피지컬AI 데이터 이동 최적화 전략 제시

반도체 설계 IP 업체 Arteris의 애슐리 스티븐스 제품관리·마케팅 디렉터가 피지컬 AI 시스템의 데이터 이동 문제를 설명했다. 피지컬 AI는 다양한 컴퓨팅 요소가 실시간 데이터를 처리·분석·판단하면서도 배터리로 오래 작동해야 하므로, 어떤 데이터를 어디서 처리하고 이동을 어떻게 최소화할지가 핵심 과제로 꼽힌다. 그는 코히런트 인터커넥트는 CPU에, 논코히런트 인터커넥트는 AI 가속에 더 적합하다고 설명했다. 이어 엔지니어들이 앞으로 마주할 추가 과제들도 언급했다.

Semiconductor Engineering2026-10-21

반도체 수율램프 가속, ATE 진단으로 결함 조기 특정

글로벌 반도체 업계에서 목표 수율에 최대한 빨리 도달하는 것은 제품 성공의 선행 지표이며, 수율 도달이 지연되면 출시 시기, 제조 비용, 경쟁력에 악영향을 미친다고 설명한다. 이를 해결하기 위해 분석 기반의 볼륨 진단 및 실패분석 역량이 필요하며, 자동테스트장비(ATE)에서 포착된 테스트 실패를 역설계해 칩 내 정확한 결함 위치를 찾아내고 수율 영향도에 따라 후보를 우선순위화한다고 소개한다. 우선순위가 높은 후보는 실패분석 랩으로 전달돼 최종 근본원인 확인을 거치며, 이후 설계 또는 실리콘 공정에 대한 수정 조치로 수율을 개선해 양산 진입을 앞당길 수 있다고 설명한다.

Semiconductor Engineering2026-10-21