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패키징·후공정

imec, GPU 위 DRAM 수직 적층 열설계 시뮬레이션 공개

Semiconductor Engineering2026-10-261분 읽기영문 원문

분야 자료 사진 — BGA 패키지 단면 · TubeTimeUS · CC BY-SA 4.0 (기사 원문의 사진이 아닙니다)

imec 연구진이 GPU 위에 DRAM을 수직으로 쌓고 칩 사이에 냉각 공동을 배치하는 3D 메모리 구조를 평가한 논문을 발표했다. 이는 기존 2.5D HBM 방식과 GPU에 직접 적층하는 HBM-on-GPU 방식의 대안으로 제시됐다. 연구진은 패키지 수준 열 시뮬레이션을 통해 적층 높이, 메모리 용량과 구성, 냉각 공동 소재, 적층 방향, 몰드 삽입, 분산형 메모리 컨트롤러·네트워크온칩 계층 추가 등의 변수를 분석했다. 해당 논문은 2026년 9월 아카이브에 공개됐다.

이 글에 나온 것

#imec #DRAM #3D패키징 #열설계 #HBM-on-GPU

이 글은 원문을 요약한 큐레이션입니다. 제목은 요약에 맞춰 새로 붙였습니다. 수치와 단위는 원문 표기를 유지했습니다. 전체 내용은 원 매체에서 읽어 주세요.원문: Semiconductor Engineering 「Vertical DRAM Stacking Expands Thermal Design Space Beyond HBM-on-GPU (imec)」

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램리서치, AI 패키징 웨이퍼 한계 넘는 패널공정 지원

EE Times는 AI 반도체의 패키지 크기가 커지면서 전통적인 웨이퍼 기반 공정의 한계를 넘어서고 있다고 보도했다. 이에 따라 패널 레벨 처리 공정이 향후 첨단 패키징을 확장할 핵심 경로로 부상하고 있다고 전했다. 램리서치는 이러한 패널 공정 구현을 지원하는 장비업체로 언급됐다.

EE Times2026-10-26

LB세미콘, 퀄컴 PMIC 패키징 증설 — 평택공장 300억 투자

LB세미콘이 퀄컴 전력관리반도체(PMIC) 물량 대응을 위해 평택 본사 공장의 후공정 생산능력을 늘린다. 200mm 웨이퍼 기반 비디스플레이구동칩(Non-DDI) 패키징 캐파를 2028년까지 월 2만6000장에서 3만6000장으로 확대하고, 300mm 라인도 월 3000장에서 5000장으로 늘릴 계획이다. 현재 퀄컴 PMIC 물량은 200mm 공정이 중심이지만, 향후 300mm 공정 전환과 물량 확대 요청에 대비한 투자다. 전체 투자액은 약 300억원이다.

디일렉 반도체2026-10-26

CPO 테스트비용 제조원가에 근접, 결함진단엔 DFT 필요

Semiconductor Engineering이 테라다인, 어드밴티스트, ISE랩스(ASE 그룹), 키사이트 테크놀로지스 전문가들과 공동패키지광학(CPO) 테스트 비용 문제를 논의했다. 참석자들은 광학 부품 테스트 비용이 제조 비용에 근접할 정도로 높다고 지적했다. 고장 원인 분석을 위해 전기·광학 경계를 정의하고 각 측정 지점에서 디임베딩을 해야 하며, 레이저 소스를 '골든 레퍼런스'로 볼지 당연히 동작해야 하는 '디바이스 전원'으로 볼지에 대한 입장 차이도 나왔다. 루프백 테스트와 모니터 포토다이오드를 통한 신호 추적, 설계 단계의 테스트 용이성(DFT) 반영이 결함 진단에 중요하다는 의견도 제시됐다. 저가 광학 엔진이 고가의 ASIC·GPU 전체를 손상시킬 수 있어 테스트 예산 책정 방식이 달라지고 있다고 전했다.

Semiconductor Engineering2026-10-26

JCET, 3분기 매출 사상 최대 — 컴퓨팅·AI 패키징 수요 견인

JCET그룹은 2026년 1~9월 매출이 전년 동기 대비 8% 증가한 309억5000만 위안으로 같은 기간 기준 사상 최고치를 기록했다고 밝혔다. 주주귀속 순이익은 69.6% 증가한 16억2000만 위안, 비경상 손익 제외 순이익은 99.2% 증가한 15억6000만 위안이었다. 3분기 매출은 114억3000만 위안으로 전년 동기 대비 13.5%, 전 분기 대비 10.3% 늘며 역대 최대를 기록했고 매출총이익률도 전년 동기 대비 2.3%포인트 개선됐다. AI 데이터센터용 컴퓨팅·메모리·인터커넥트·전력 솔루션에 대응하는 컴퓨팅전자사업 매출은 54% 증가해 전체 매출의 30.9%를 차지했으며, 자동차 전장 매출도 상하이 생산시설 가동으로 30% 늘었다. 이사회는 2026년 자본지출 예산을 99억8000만 위안에서 173억1000만 위안으로 확대하는 안을 승인했다.

ZDNet Korea2026-10-23

JCET, Q3까지 매출 성장과 수익성 개선 — 첨단 패키징 포트폴리오 확대

중국 상하이에 본사를 둔 JCET그룹(SSE: 600584)이 2026년 3분기 실적을 발표했다. JCET는 반도체 후공정(백엔드) 제조 및 기술 서비스를 제공하는 업체로, 2026년 1~9월 누적 기준 매출이 전년 대비 성장했고 수익성도 개선됐다고 밝혔다. 회사는 이러한 성과의 배경으로 첨단 패키징 포트폴리오 확대를 꼽았다.

KIPOST2026-10-22

인텔 파운드리, 적층다이 전력공급난에 IVR 기술 제시

인텔 파운드리 엔지니어들이 기고문을 통해 멀티칩·적층다이 구조 확산으로 전력 전달이 새로운 과제가 되고 있다고 밝혔다. 칩렛과 3D 적층이 늘면서 전류 밀도와 독립 전압 도메인 수가 증가해 전압 드룹과 배선 혼잡 문제가 커지고 있다는 설명이다. 이에 대응해 전압 변환 단계를 부하에 가깝게 배치하는 통합전압조절기(IVR) 기술로 자기 인덕터 기반 FIVR·CoaxMIL, 커패시터 기반 C2VR, IVR 칩렛 아키텍처를 소개했다. 각 기술은 전력 효율, 응답속도, 패키지 공간 활용 측면에서 장점이 있다고 설명했다. 이 글은 전력 전달 혁신을 다루는 2부작 기고문의 두 번째 편이다.

Semiconductor Engineering2026-10-22

ASE·인텔, 패키징 웨이퍼서 패널 전환 추진, 장비·공정 재설계 필요

ASE와 인텔이 AI·HPC용 대형 패키지 생산을 위해 300mm 웨이퍼 대신 대형 패널 기판을 활용하는 방안을 논의했다. ASE의 테크 총 리 기술이사는 600mm 패널에서 인터포저를 제작한 뒤 네 조각으로 나눠 어셈블리와 C4 공정을 진행하는 저위험 접근법을 제시했다. 인텔의 타릭 이브라힘 수석 엔지니어는 특정 폼팩터를 넘어서면 패널이 웨이퍼보다 더 많은 유닛을 얻을 수 있어 유리해진다고 설명했다. 다만 스핀 코팅, 리소그래피, 핫플레이트 등 웨이퍼의 원형 구조를 전제로 설계된 공정과 장비 다수가 사각형 패널 규모에서는 그대로 적용되지 않아 재설계가 필요한 상황이라고 전했다.

Semiconductor Engineering2026-10-22

파운드리·OSAT 경계 흐려져, 2.5D·패널 패키징 OSAT로 이동

반도체 업계에서 파운드리와 OSAT(외주 조립·테스트)의 역할 구분이 흐려지고 있다. 어드밴스드 패키징이 RDL 등 미세 리소그래피 공정을 요구하면서, OSAT가 전통적으로 파운드리 영역이던 2.5D 패키징, 패널 어셈블리 역량을 확보하고 있고, 하이브리드 본딩도 향후 OSAT로 넘어갈 가능성이 제기됐다. Zeiss, Brewer Science, Silvaco, Intel Foundry, EV Group, Amkor 관계자들은 파운드리 캐퍼시티 제약으로 레거시 노드는 물론 일부 최신 공정 패키징 작업까지 OSAT로 이전되고 있다고 밝혔다. 포토닉스용 전기-광학 다이 접합 등 신규 수요도 이런 변화를 뒷받침하고 있다.

Semiconductor Engineering2026-10-22